JPH0573432A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0573432A JPH0573432A JP3231346A JP23134691A JPH0573432A JP H0573432 A JPH0573432 A JP H0573432A JP 3231346 A JP3231346 A JP 3231346A JP 23134691 A JP23134691 A JP 23134691A JP H0573432 A JPH0573432 A JP H0573432A
- Authority
- JP
- Japan
- Prior art keywords
- data
- main memory
- memory
- copy
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】メインメモリ内のデータが壊れた場合に発生す
るシスムダウン及びシスムの誤動作を防ぐ。 【構成】メインメモリ１と同一アドレスに同一データが
書き込まれているコピーメモリ２を設け、メインメモリ
１出力データとコピーメモリ２出力データとをデータ比
較制御部５で比較することにより、データ誤り検出機能
３で検出出来ないデータの誤りを検出し、システムの誤
動作を防ぐ。又、データ誤り検出機能３の検出結果によ
り、メインメモリ１出力データとコピーメモリ２出力デ
ータとをデータ切換制御部４で切換える事により、共通
バス７に正常なデータを出力してシステムダウンを防
ぐ。
るシスムダウン及びシスムの誤動作を防ぐ。 【構成】メインメモリ１と同一アドレスに同一データが
書き込まれているコピーメモリ２を設け、メインメモリ
１出力データとコピーメモリ２出力データとをデータ比
較制御部５で比較することにより、データ誤り検出機能
３で検出出来ないデータの誤りを検出し、システムの誤
動作を防ぐ。又、データ誤り検出機能３の検出結果によ
り、メインメモリ１出力データとコピーメモリ２出力デ
ータとをデータ切換制御部４で切換える事により、共通
バス７に正常なデータを出力してシステムダウンを防
ぐ。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にメインメモリのデータ信頼性に関する。
にメインメモリのデータ信頼性に関する。
【０００２】
【従来の技術】従来の技術について図面を参照して説明
する。
する。
【０００３】従来の情報処理装置は、例えば図４に示す
様に、共通バス７に接続された複数のバスマスタ８，バ
スマスタ８によりアクセス可能なメインメモリ１，メイ
ンメモリ１から読み出したデータの誤りを検出するデー
タ誤り検出機能３，メインメモリ１の制御を実行するメ
インメモリコントローラ６ａを有している。
様に、共通バス７に接続された複数のバスマスタ８，バ
スマスタ８によりアクセス可能なメインメモリ１，メイ
ンメモリ１から読み出したデータの誤りを検出するデー
タ誤り検出機能３，メインメモリ１の制御を実行するメ
インメモリコントローラ６ａを有している。
【０００４】このような従来の情報処理装置では、メイ
ンメモリ１からデータを読み出した時に、メモリセルの
故障及び外部要因等によりデータが３ｂｉｔ以上壊れて
いた場合、データ誤り検出機能３では検出出来ず、正常
終了してしまう場合がある。又、データが１ｂｉｔ壊れ
た場合は、データ誤り検出機能３で正常なデータに修正
されて共通バス７に出力するが、データが２ｂｉｔ壊れ
た場合は、データ誤り検出機能３で異常は検出される
が、データは修正されず共通バス７に出力している。
ンメモリ１からデータを読み出した時に、メモリセルの
故障及び外部要因等によりデータが３ｂｉｔ以上壊れて
いた場合、データ誤り検出機能３では検出出来ず、正常
終了してしまう場合がある。又、データが１ｂｉｔ壊れ
た場合は、データ誤り検出機能３で正常なデータに修正
されて共通バス７に出力するが、データが２ｂｉｔ壊れ
た場合は、データ誤り検出機能３で異常は検出される
が、データは修正されず共通バス７に出力している。
【０００５】
【発明が解決しようとする課題】上述した従来の情報処
理装置では、メインメモリのセルの故障及び外部要因に
よるビットの反転，メインメモリへのデータバスの断線
及びショートにより、メインメモリから読み出したデー
タが３ｂｉｔ以上壊れた場合にデータ誤り検出機能では
以上を検出出来ず正常終了の様に見えてしまう場合があ
り、その結果、誤ったデータに従って処理が継続され、
システムの誤動作を招くという欠点がある。又、データ
が２ｂｉｔ壊れた場合には、データ誤り検出機能でデー
タを修正することが出来ず、異常を検出するだけである
為、システムダウンしてしまう欠点がある。
理装置では、メインメモリのセルの故障及び外部要因に
よるビットの反転，メインメモリへのデータバスの断線
及びショートにより、メインメモリから読み出したデー
タが３ｂｉｔ以上壊れた場合にデータ誤り検出機能では
以上を検出出来ず正常終了の様に見えてしまう場合があ
り、その結果、誤ったデータに従って処理が継続され、
システムの誤動作を招くという欠点がある。又、データ
が２ｂｉｔ壊れた場合には、データ誤り検出機能でデー
タを修正することが出来ず、異常を検出するだけである
為、システムダウンしてしまう欠点がある。
【０００６】
【課題を解決するための手段】本発明の情報処理装置
は、共通バスに接続された複数のバスマスタによりアク
セス可能なメインメモリと、前記メインメモリと同一ア
ドレスに同一データが書き込まれているコピーメモリ
と、前記メインメモリと前記コピーメモリとの同一アド
レスから読み出したデータを比較する手段と、この比較
する手段の比較結果を報告する手段とを備えている。
は、共通バスに接続された複数のバスマスタによりアク
セス可能なメインメモリと、前記メインメモリと同一ア
ドレスに同一データが書き込まれているコピーメモリ
と、前記メインメモリと前記コピーメモリとの同一アド
レスから読み出したデータを比較する手段と、この比較
する手段の比較結果を報告する手段とを備えている。
【０００７】又、本発明の情報処理装置は、前記メイン
メモリから読み出したデータの誤りを検出する手段と、
前記コピーメモリから読み出したデータの誤りを検出す
る手段と、前記２つの誤りを検出する手段の検出結果に
基づき前記メインメモリから読み出したデータと前記コ
ピーメモリから読み出したデータとを切換える手段とを
含んで構成されていてもよい。
メモリから読み出したデータの誤りを検出する手段と、
前記コピーメモリから読み出したデータの誤りを検出す
る手段と、前記２つの誤りを検出する手段の検出結果に
基づき前記メインメモリから読み出したデータと前記コ
ピーメモリから読み出したデータとを切換える手段とを
含んで構成されていてもよい。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例のシステムのブロ
ック図である。
ック図である。
【００１０】本実施例は、共通バス７に接続された複数
のバスマスタ８，バスマスタ８によりアクセス可能なメ
インメモリ１，メインメモリ１の同一アドレスに同一デ
ータが書き込まれているコピーメモリ２，メインメモリ
１及びコピーメモリ２へのデータ書き込み時にチェック
コード９，１１を付加し、読み出し時にはチェックコー
ド９，１１によりデータの誤りを検出するデータ誤り検
出機構３，メインメモリ１から読み出したデータ１４と
コピーメモリ２から読み出したデータ１６とを比較して
比較結果１８を報告するデータ比較制御部５，データ誤
り検出機能３の検出結果１３，１５によりメインメモリ
１から読み出したデータ１４とコピーメモリ２から読み
出したデータ１６とを切換えるデータ切換制御部４，メ
インメモリ１，コピーメモリ２及び共通バス７を制御す
るメインメモリコントローラ６で構成される。
のバスマスタ８，バスマスタ８によりアクセス可能なメ
インメモリ１，メインメモリ１の同一アドレスに同一デ
ータが書き込まれているコピーメモリ２，メインメモリ
１及びコピーメモリ２へのデータ書き込み時にチェック
コード９，１１を付加し、読み出し時にはチェックコー
ド９，１１によりデータの誤りを検出するデータ誤り検
出機構３，メインメモリ１から読み出したデータ１４と
コピーメモリ２から読み出したデータ１６とを比較して
比較結果１８を報告するデータ比較制御部５，データ誤
り検出機能３の検出結果１３，１５によりメインメモリ
１から読み出したデータ１４とコピーメモリ２から読み
出したデータ１６とを切換えるデータ切換制御部４，メ
インメモリ１，コピーメモリ２及び共通バス７を制御す
るメインメモリコントローラ６で構成される。
【００１１】図２は、データ比較制御部５のブロック図
である。データ比較制御部５は、メインメモリ１から読
み出したデータ１４とコピーメモリ２から読み出したデ
ータ１６とを比較する比較部１９，ＯＲゲート２０，ア
ンドゲート２１で構成される。
である。データ比較制御部５は、メインメモリ１から読
み出したデータ１４とコピーメモリ２から読み出したデ
ータ１６とを比較する比較部１９，ＯＲゲート２０，ア
ンドゲート２１で構成される。
【００１２】図３は、データ切換制御部４のブロック図
である。データ切換制御部４は、メインメモリ１から読
み出したデータ１４とコピーメモリ２から読み出したデ
ータ１６とを切換える切換部２３，メインメモリ１側の
データ誤り検出機能３の検出結果１３とコピーメモリ２
側のデータ誤り検出機能３の検出結果１５とにより切換
部２３の切換信号を生成する切換信号生成部２５，メイ
ンメモリ１及びコピーメモリ２からデータ読み出し時に
出力するトライステートバッファ２４，メインメモリ１
及びコピーメモリ２へのデータ書き込み時に出力するト
ライステートバッファ２６で構成される。
である。データ切換制御部４は、メインメモリ１から読
み出したデータ１４とコピーメモリ２から読み出したデ
ータ１６とを切換える切換部２３，メインメモリ１側の
データ誤り検出機能３の検出結果１３とコピーメモリ２
側のデータ誤り検出機能３の検出結果１５とにより切換
部２３の切換信号を生成する切換信号生成部２５，メイ
ンメモリ１及びコピーメモリ２からデータ読み出し時に
出力するトライステートバッファ２４，メインメモリ１
及びコピーメモリ２へのデータ書き込み時に出力するト
ライステートバッファ２６で構成される。
【００１３】メインメモリ１及びコピーメモリ２からの
データ読み出し時の動作について説明する。
データ読み出し時の動作について説明する。
【００１４】バスマスタ８からデータ読み出し要求が発
生した場合、メインメモリコントローラ６はメインメモ
リ１とコピーメモリ２へ同時にデータ読み出し要求を出
力する。メインメモリ１はデータ１０及びチェックコー
ド９をメインメモリ１側のデータ誤り検出機能３へ出力
し、それと同時にコピーメモリ２はデータ１２及びチェ
ックコード１１をコピーメモリ２側のデータ検出機能３
へ出力する。この時にコピーメモリ２のメモリ素子の故
障によりデータ１２が３ｂｉｔ以上壊れていると、コピ
ーメモリ２側のデータ誤り検出機能３では誤りを検出出
来ず、正常終了としてデータ１６及び検出結果１５を出
力する。データ比較制御部５は、メインメモリ１側のデ
ータ誤り検出機能３の出力データ１４と正常終了に見え
ているコピーメモリ２側のデータ誤り検出機能３の出力
データ１６とを入力する。データ比較制御部５では、デ
ータ１４及びデータ１６を比較部１９に入力してデータ
を比較する。コピーメモリ２側のデータ１６はメインメ
モリ１側のデータ１４と比べた場合３ｂｉｔ以上不一致
となるので、比較部１９の出力も不一致が発生し、オア
ゲート２０を介してメモリ読み出し中信号２２とアンド
ゲート２１によって論理積を取り、不一致発生信号１８
としてメインメモリコントローラ６に報告する。よっ
て、データ誤り検出機能３で検出出来ない３ｂｉｔ以上
のデータが壊れていた場合でも容易に発見することが出
来る。
生した場合、メインメモリコントローラ６はメインメモ
リ１とコピーメモリ２へ同時にデータ読み出し要求を出
力する。メインメモリ１はデータ１０及びチェックコー
ド９をメインメモリ１側のデータ誤り検出機能３へ出力
し、それと同時にコピーメモリ２はデータ１２及びチェ
ックコード１１をコピーメモリ２側のデータ検出機能３
へ出力する。この時にコピーメモリ２のメモリ素子の故
障によりデータ１２が３ｂｉｔ以上壊れていると、コピ
ーメモリ２側のデータ誤り検出機能３では誤りを検出出
来ず、正常終了としてデータ１６及び検出結果１５を出
力する。データ比較制御部５は、メインメモリ１側のデ
ータ誤り検出機能３の出力データ１４と正常終了に見え
ているコピーメモリ２側のデータ誤り検出機能３の出力
データ１６とを入力する。データ比較制御部５では、デ
ータ１４及びデータ１６を比較部１９に入力してデータ
を比較する。コピーメモリ２側のデータ１６はメインメ
モリ１側のデータ１４と比べた場合３ｂｉｔ以上不一致
となるので、比較部１９の出力も不一致が発生し、オア
ゲート２０を介してメモリ読み出し中信号２２とアンド
ゲート２１によって論理積を取り、不一致発生信号１８
としてメインメモリコントローラ６に報告する。よっ
て、データ誤り検出機能３で検出出来ない３ｂｉｔ以上
のデータが壊れていた場合でも容易に発見することが出
来る。
【００１５】次に、メインメモリ１から読み出されたデ
ータ１０が２ｂｉｔ壊れていた場合、メインメモリ１側
のデータ誤り検出機能３でデータに誤りがあることを検
出することが出来る。メインメモリ１側のデータ誤り検
出機能３の出力データ１４及び誤りがあることを検出し
ている検出結果１３と正常なコピーメモリ２側のデータ
誤り検出機能３の出力データ１６及びデータが正常であ
ることを検出している検出結果１５をデータ切換制御部
４へ入力する。データ切換制御部４では、メインメモリ
１側のデータ１４とコピーメモリ２側のデータ１６とを
切換部２３に入力する。メインメモリ１側のデータ誤り
検出機能３の検出結果１３とコピーメモリ２側のデータ
誤り検出機能３の検出結果１５とを切換信号生成部２５
に入力し、切換部２３の切換信号を生成している。検出
結果１３と検出結果１５とが両方とも正常を検出してい
る場合、切換部２３はメインメモリ１側のデータ１４を
出力する。メインメモリ１側の検出結果１３でデータの
誤りを検出している場合は、切換信号生成部２５で切換
信号を変化させる。この場合、切換部２３は出力をメイ
ンメモリ１側のデータ１４からコピーメモリ２側のデー
タ１６に切換えて出力し、メモリ読み出し時に出力する
トライステートバッファ２４を介してデータ１７として
メモリコントローラ６へ出力する。メモリコントローラ
６は、正常なデータ１７を共通バス７を介して要求のあ
ったバスマスタ８へ出力することが出来る。
ータ１０が２ｂｉｔ壊れていた場合、メインメモリ１側
のデータ誤り検出機能３でデータに誤りがあることを検
出することが出来る。メインメモリ１側のデータ誤り検
出機能３の出力データ１４及び誤りがあることを検出し
ている検出結果１３と正常なコピーメモリ２側のデータ
誤り検出機能３の出力データ１６及びデータが正常であ
ることを検出している検出結果１５をデータ切換制御部
４へ入力する。データ切換制御部４では、メインメモリ
１側のデータ１４とコピーメモリ２側のデータ１６とを
切換部２３に入力する。メインメモリ１側のデータ誤り
検出機能３の検出結果１３とコピーメモリ２側のデータ
誤り検出機能３の検出結果１５とを切換信号生成部２５
に入力し、切換部２３の切換信号を生成している。検出
結果１３と検出結果１５とが両方とも正常を検出してい
る場合、切換部２３はメインメモリ１側のデータ１４を
出力する。メインメモリ１側の検出結果１３でデータの
誤りを検出している場合は、切換信号生成部２５で切換
信号を変化させる。この場合、切換部２３は出力をメイ
ンメモリ１側のデータ１４からコピーメモリ２側のデー
タ１６に切換えて出力し、メモリ読み出し時に出力する
トライステートバッファ２４を介してデータ１７として
メモリコントローラ６へ出力する。メモリコントローラ
６は、正常なデータ１７を共通バス７を介して要求のあ
ったバスマスタ８へ出力することが出来る。
【００１６】メインメモリ１及びコピーメモリ２への書
き込み動作の場合は、バスマスタ８から出力されたデー
タを共通バス７を介しメインメモリコントローラ６へ出
力する。メインメモリコントローラ６は、メインメモリ
１及びコピーメモリ２へ書き込み制御信号を出力すると
ともに、データ１７をデータ切換制御部４へ出力する。
データ切換制御部４では、メモリ書き込み時に出力する
トライステートバッファ２６を介してメインメモリ１側
のデータ誤り検出機能３及びコピーメモリ２側のデータ
誤り検出機能３へ出力する。各々のデータ誤り検出機能
３は、メインメモリ１にデータ１０及びチェックコード
９、コピーメモリ２にデータ１２及びチェックコード１
１を出力することにより、常にメインメモリ１とコピー
メモリ２が同一アドレスに同一データを保持することが
出来る。
き込み動作の場合は、バスマスタ８から出力されたデー
タを共通バス７を介しメインメモリコントローラ６へ出
力する。メインメモリコントローラ６は、メインメモリ
１及びコピーメモリ２へ書き込み制御信号を出力すると
ともに、データ１７をデータ切換制御部４へ出力する。
データ切換制御部４では、メモリ書き込み時に出力する
トライステートバッファ２６を介してメインメモリ１側
のデータ誤り検出機能３及びコピーメモリ２側のデータ
誤り検出機能３へ出力する。各々のデータ誤り検出機能
３は、メインメモリ１にデータ１０及びチェックコード
９、コピーメモリ２にデータ１２及びチェックコード１
１を出力することにより、常にメインメモリ１とコピー
メモリ２が同一アドレスに同一データを保持することが
出来る。
【００１７】
【発明の効果】以上説明したように本発明は、メインメ
モリから読み出されるデータとコピーメモリから読み出
されるデータとを比較することにより、メモリのセルの
故障及び外部要因によるビットの反転やメインメモリへ
のデータバスの断線及びショートによりメインメモリか
ら読み出したデータが３ｂｉｔ以上壊れた場合でも異常
を発見することによりシステムの誤動作を防ぐという効
果を有する。
モリから読み出されるデータとコピーメモリから読み出
されるデータとを比較することにより、メモリのセルの
故障及び外部要因によるビットの反転やメインメモリへ
のデータバスの断線及びショートによりメインメモリか
ら読み出したデータが３ｂｉｔ以上壊れた場合でも異常
を発見することによりシステムの誤動作を防ぐという効
果を有する。
【００１８】又、データが２ｂｉｔ壊れてデータ誤り検
出機能で検出された場合、その検出信号によりメインメ
モリから読み出されるデータとコピーメモリから読み出
されるデータとを切換えて正常なデータを出力すること
により、システムダウンを防ぐという効果がある。
出機能で検出された場合、その検出信号によりメインメ
モリから読み出されるデータとコピーメモリから読み出
されるデータとを切換えて正常なデータを出力すること
により、システムダウンを防ぐという効果がある。
【図１】本発明の一実施例のシステムのブロック図であ
る。
る。
【００１９】
【図２】図１のデータ比較制御部５のブロック図であ
る。
る。
【００２０】
【図３】図１のデータ切換制御部４のブロック図であ
る。
る。
【００２１】
【図４】従来の情報処理装置の一例のブロック図であ
る。
る。
【００２２】
１ メインメモリ ２ コピーメモリ ３ データ誤り検出機能 ４ データ切換制御部 ５ データ比較制御部 ６ メインメモリコントローラ ７ 共通バス ８ バスマスタ
Claims (2)
- 【請求項１】 共通バスに接続された複数のバスマスタ
によりアクセス可能なメインメモリと、前記メインメモ
リと同一アドレスに同一データが書き込まれているコピ
ーメモリと、前記メインメモリと前記コピーメモリとの
同一アドレスから読み出したデータを比較する手段と、
この比較する手段の比較結果を報告する手段とを備えた
ことを特徴とする情報処理装置。 - 【請求項２】 前記メインメモリから読み出したデータ
の誤りを検出する手段と、前記コピーメモリから読み出
したデータの誤りを検出する手段と、前記２つの誤りを
検出する手段の検出結果に基づき前記メインメモリから
読み出したデータと前記コピーメモリから読み出したデ
ータとを切換える手段とを含むことを特徴とする請求項
１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231346A JPH0573432A (ja) | 1991-09-11 | 1991-09-11 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231346A JPH0573432A (ja) | 1991-09-11 | 1991-09-11 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573432A true JPH0573432A (ja) | 1993-03-26 |
Family
ID=16922191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231346A Pending JPH0573432A (ja) | 1991-09-11 | 1991-09-11 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573432A (ja) |
-
1991
- 1991-09-11 JP JP3231346A patent/JPH0573432A/ja active Pending
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