JPH0259843A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、システム制御装置にエラーリプライを返送す
る記憶装置に係わり、特にライト系動作でエラーリプラ
イ！ご反映しないエラーが発生した場合のエラー制御機
能を有した記憶装置に関する。

〔従来の技術〕

システム制御装置の制御によってデータが書き込まれる
記憶装置においては、その書込動作（ライト系動作）に
エラーが生じた場合、システム制御装置にエラーリプラ
イを返送するようにしている。これによってライト系動
作のエラーを検出している。

また、ライト系動作中のエラーリプライに反映しないよ
うなエラーに対しては、診断制御装置にそのエラーを報
告し、診断制御装置によるエラー処理を行っている。す
なわち、診断制御装置はエラーリプライに反映しないよ
うなエラーを受けて、どの種のエラーであるかを判断し
てからシステムを停止させていた。一方、記憶装置はラ
イトを禁止できる場合は、ライト系動作を禁止していた
。

〔発明が解決しようとする課題〕

ところが、このような従来の記憶装置では、エラーリプ
ライに反映しないようなエラーに対しては、診断制御装
置にそのエラーを報告するようにしたものであるので、
エラーが発生してからシステムが停止するまでの間に、
数十ないし数百の命令が動作してしまう。もし、この間
にエラーの生じたアドレスのデータがリードされた場合
、エラーが検出されないので、誤ったデータがそのまま
正常なデータとして取り扱われることになり、いわゆる
データ化けとなってしまう。

〔課題を解決するための手段〕

本発明においては、記憶装置内に書き込みあるいは部分
書込動作中にエラーリプライに反映されない重障害エラ
ーが発生したとき、そのエラー時のアドレスをホールド
するエラー制御回路と、重障害エラーの検出信号をホー
ルドするレジスタと、データの読出動作時にシステム制
御装置から送られてきたアドレスが重障害エラーホール
ド用レジスタにホールドされたエラーアドレスに一致す
るとき、エラー制御回路を介してエラーリプライをシス
テム制御装置へ送るアンド回路とを具備したことを特徴
とする。

〔作用〕

これにより、エラーリプライに反映されない重障害エラ
ーｊ二対して、重障害エラーとそのエラーアドレスをホ
ールドし、読出動作時にアドレスがエラーアドレスとな
れば、そこでシステム制御装置に報告しエラー処理を行
うので、データ化けを防止することができる。

〔実施例〕

以下、本発明の実施例を第１図および第２図を参照して
説明する。

第１図は本発明の記憶装置のブロフク図であり、第２図
はその各部の動作を示すタイミング図である。なお、重
障害エラーとして、タイミング信号のチエツクエラーを
例にとって説明する。

まず、通常の書込動作はシステム制御１１から記憶装置
１２にリクエスト、コマンドａおよびアドレスｂが人力
されることにより行われる。リクエスト、コマンドａは
記憶装置１２の主制御回路１３で解読され、書込動作用
の制御信号Ｃ１、Ｃ２、Ｃ３がそれぞれタイミング制御
回路１４、アドレス制御回路１５、エラー制御回路１６
へ送るれる。タイミング制御回路１４では制御信号ｃｌ
より、ＲＡＳ、ＣＡＳおよびＷ　Ｅタイミング信号ｄを
生成し、メモリマトリックス回路１７へ送るっ一方、ア
ドレスｂは記憶装置１２のアドレス制御回路１５に人力
され、アドレスｅ１、Ｃ２としてそれぞれメモリマトリ
ックス回路１７、エラー制御回路１６へ送られる。この
場合、図示はしていないがライト系動作もメモリマトリ
ックス回路１７の特定のアドレスにデータが書き込まれ
る。

ここで、もしアドレスがパリティエラー等のリプライｆ
のタイミングに間に合うエラーが発生した場合は、エラ
ーリプライｇが返送される。しかし、タイミング信号ｄ
が故障等である場合には、エラー制御回路１６でタイミ
ングエラーが検出され、重障害エラーｈがレジスタ１８
にホールドされる。また、エラー制御回路１６内のレジ
スタに、この動作時のアドレスがホールドされる。重障
害エラーｈの発生タイミングでは、システム制御装置１
１：ごエラーリプライｇを返送すること：までき：′−
い。従って、システム制御装置１１；ま書込動作が正常
に終了したと判断して処理を続行する。

次：ご、通常の読出動作が実行されると、アドレスｅ１
で指定されたメモリマトリックス回路１７のアドレスか
らデータが読み出され、図示されていないが、システム
制御装置１１へ送られる。このとき、書込動作にホール
ドされたエラーアドレス１と、システム制御装置１１か
らのアドレスｅ１とを比較回路１９で比較して、一致し
て５）れば論理値“ｌ”を出力する。従って、アンド回
路２０の出力が論理値“ｌ”となり、エラー制御回路１
６を介してエラーリプライｇが返送される。アドレスが
不一致であれば、エラーリプライｇは返送されない。エ
ラーリプライｇが返送されると、システム制御装置１１
は必要なエラー処理を行う。

〔発明の効果〕

以上説明したように本発明によれば、書き込みあるいは
部分書込動作中の重障害エラーに対して、重障害エラー
とアドレスをホールドするが、システム制御装置へはエ
ラー報告をしないよう！こし、読出動作時にエラーアド
レスを比較して、一致すればシステム制御装置へエラー
報告をするようにしているので、データインテグリテイ
の向上だけでなく、システムの信頼度を向上することが
できる。

【図面の簡単な説明】

第１図は本発明の記憶装置の一実施例を示すブロック図
、第２図はその動作を示すタイミング図である。 １１・・・・・・システム制御装置、 １２・・・・・・記憶装置、１３・・・・・・主制御回
路、１４・・・・・・タイミング制御回路、１５・・・
・・・アドレス制御回路、 １６・・・・・・エラー制御回路、 １７・・・・・・メモリマトリックス回路、１８・・・
・・・レジスタ、１９・・・・・・比較回路、０・・・
・・・アンド回路。 出　願　人　　日本電気株式会社 代　理　人　　弁理士　山内梅雄

Claims (1)

【特許請求の範囲】
1. システム制御装置からの書き込み、読み出し、および部
   分書込命令に対して、書き込み、読み出し、および部分
   書込動作を実行し、リプライを返送するタイミングに間
   に合う間にエラーを検出したときは、エラーリプライを
   システム制御装置に返送するようにした記憶装置におい
   て、前記書き込みあるいは部分書込動作中にエラーリプ
   ライに反映されない重障害エラーが発生したとき、その
   エラー時のアドレスをホールドするエラー制御回路と、
   前記重障害エラーの検出信号をホールドするレジスタと
   、データの読出動作時に前記システム制御装置から送ら
   れてきたアドレスが前記レジスタにホールドされたエラ
   ーアドレスに一致するとき、前記エラー制御回路を介し
   てエラーリプライを前記システム制御装置へ送るアンド
   回路とを具備したことを特徴とする記憶装置。