JPH0574154A - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
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- JPH0574154A JPH0574154A JP3235788A JP23578891A JPH0574154A JP H0574154 A JPH0574154 A JP H0574154A JP 3235788 A JP3235788 A JP 3235788A JP 23578891 A JP23578891 A JP 23578891A JP H0574154 A JPH0574154 A JP H0574154A
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- 238000010586 diagram Methods 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
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Abstract
(57)【要約】
【構成】ＣＰＵ，クロック発生回路及び外部バスインタ
ーフェースの他に、外部メモリ２に対するリフレッシュ
パルスＳ１１を発生するリフレッシュパルス発生回路１
を備える。特に、この回路１は、分周器３，セレクタ
４，レジスタ５と、セレクタ４からのカウントクロック
Ｓ５を入力しリフレッシュタイミング信号Ｓ６を発生す
るタイマ６と、フェッチ要求信号Ｓ７，データアクセス
要求信号Ｓ８，データアクセス信号Ｓ９及び信号Ｓ６に
基づきリフレッシュサイクル信号Ｓ１０とリフレッシュ
パルスＳ１１を発生するリフレッシュ制御回路７とを有
する。こいパルスＳ１１によりタイマ６がクリアされ
る。 【効果】命令フェッチとリフレッシュ動作を並行して行
うので、リフレッシュサイクル中のメモリアクセスにウ
ェイトがかかる確率を減少でき、命令実行を高速化でき
る。また、一定期間中に出力されるリフレッシュパルス
の数を制限しているので、このパルスを効率よく発生さ
せられる。
ーフェースの他に、外部メモリ２に対するリフレッシュ
パルスＳ１１を発生するリフレッシュパルス発生回路１
を備える。特に、この回路１は、分周器３，セレクタ
４，レジスタ５と、セレクタ４からのカウントクロック
Ｓ５を入力しリフレッシュタイミング信号Ｓ６を発生す
るタイマ６と、フェッチ要求信号Ｓ７，データアクセス
要求信号Ｓ８，データアクセス信号Ｓ９及び信号Ｓ６に
基づきリフレッシュサイクル信号Ｓ１０とリフレッシュ
パルスＳ１１を発生するリフレッシュ制御回路７とを有
する。こいパルスＳ１１によりタイマ６がクリアされ
る。 【効果】命令フェッチとリフレッシュ動作を並行して行
うので、リフレッシュサイクル中のメモリアクセスにウ
ェイトがかかる確率を減少でき、命令実行を高速化でき
る。また、一定期間中に出力されるリフレッシュパルス
の数を制限しているので、このパルスを効率よく発生さ
せられる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に外部メモリとしての疑似ＳＲＡＭに対するリ
フレッシュパルス発生機能を有するマイクロコンピュー
タに関する。
関し、特に外部メモリとしての疑似ＳＲＡＭに対するリ
フレッシュパルス発生機能を有するマイクロコンピュー
タに関する。
【０００２】
【従来の技術】従来のマイクロコンピュータは、内臓メ
モリやクロック発生回路および演算処理装置（以下、Ｃ
ＰＵと称す）と外部メモリに対するリフレッシュパルス
発生回路等を備えて構成される。
モリやクロック発生回路および演算処理装置（以下、Ｃ
ＰＵと称す）と外部メモリに対するリフレッシュパルス
発生回路等を備えて構成される。
【０００３】図５は従来の一例を示すマイクロコンピュ
ータのブロック図である。図５に示すよに、従来のマイ
クロコンピュータ１６は、疑似ＳＲＡＭからなる外部メ
モリ２２のリフレッシュパルス発生機能を有するもので
あり、その構成は内蔵メモリ１７と、クロック発生回路
１８と、ＣＰＵ１９と、内部バス２０と、外部バスイン
タフェイス２１およびリフレッシュパルス発生回路１ａ
とを備えている。また、外部メモリ２２へのリフレッシ
ュパルスＳ１１の送出は外部端子１０を介して行われる
が、マイクロコンピュータ１６はこの外部端子１０と外
部バスインタフェイス２１を介して外部メモリ２２に接
続される。まず、クロック発生回路１８はＣＰＵ１９，
外部バスインタフェイス２１，リフレッシュパルス発生
回路１ａ，内蔵メモリ１７などのマイクロコンピュータ
１６内部の各ユニットに供給するクロック信号Ｓ１を生
成する。次に、ＣＰＵ１９は内蔵メモリ１７または外部
メモリ２２からプログラムを読み出し命令を実行する機
能を有し、フェッチ要求信号Ｓ７およひデータアクセス
要求信号Ｓ８をリフレッシュパルス発生回路１ａや外部
バスインタフェース２１へ送出する。この外部バスイン
タフェーヌ２１はＣＰＵ１９の制御の下で、外部メモリ
２２とのデータのやり取りを指示する。
ータのブロック図である。図５に示すよに、従来のマイ
クロコンピュータ１６は、疑似ＳＲＡＭからなる外部メ
モリ２２のリフレッシュパルス発生機能を有するもので
あり、その構成は内蔵メモリ１７と、クロック発生回路
１８と、ＣＰＵ１９と、内部バス２０と、外部バスイン
タフェイス２１およびリフレッシュパルス発生回路１ａ
とを備えている。また、外部メモリ２２へのリフレッシ
ュパルスＳ１１の送出は外部端子１０を介して行われる
が、マイクロコンピュータ１６はこの外部端子１０と外
部バスインタフェイス２１を介して外部メモリ２２に接
続される。まず、クロック発生回路１８はＣＰＵ１９，
外部バスインタフェイス２１，リフレッシュパルス発生
回路１ａ，内蔵メモリ１７などのマイクロコンピュータ
１６内部の各ユニットに供給するクロック信号Ｓ１を生
成する。次に、ＣＰＵ１９は内蔵メモリ１７または外部
メモリ２２からプログラムを読み出し命令を実行する機
能を有し、フェッチ要求信号Ｓ７およひデータアクセス
要求信号Ｓ８をリフレッシュパルス発生回路１ａや外部
バスインタフェース２１へ送出する。この外部バスイン
タフェーヌ２１はＣＰＵ１９の制御の下で、外部メモリ
２２とのデータのやり取りを指示する。
【０００４】一方、リフレッシュパルス発生回路１ａは
外部メモリ（疑似ＳＲＡＭ）２２をリフレッシュするの
に必要なリフレッシュパルスＳ１１を生成し、外部端子
１０に出力するとともに、このリフレッシュパルス発生
回路１ａはリフレッシュ期間中であることを示すリフレ
ッシュサイクルＳ１０を外部バスインタフェイス２１に
出力する。また、このリフレッシュパルス発生回路１ａ
は、、内蔵メモリ１７または外部メモリ２２から命令の
読み出しを起動する時にアクティブになるフェッチ要求
信号Ｓ７をＣＰＵ１９から受信する一方、ＣＰＵ１９か
ら外部メモリ２２と、データのやりとりを行なう時にア
クティブになるデータアクセス要求信号Ｓ８を受信す
る。
外部メモリ（疑似ＳＲＡＭ）２２をリフレッシュするの
に必要なリフレッシュパルスＳ１１を生成し、外部端子
１０に出力するとともに、このリフレッシュパルス発生
回路１ａはリフレッシュ期間中であることを示すリフレ
ッシュサイクルＳ１０を外部バスインタフェイス２１に
出力する。また、このリフレッシュパルス発生回路１ａ
は、、内蔵メモリ１７または外部メモリ２２から命令の
読み出しを起動する時にアクティブになるフェッチ要求
信号Ｓ７をＣＰＵ１９から受信する一方、ＣＰＵ１９か
ら外部メモリ２２と、データのやりとりを行なう時にア
クティブになるデータアクセス要求信号Ｓ８を受信す
る。
【０００５】図６は図５に示すリフレッシュパルス発生
回路図である。図６に示すように、かかるリフレッシュ
パルス発生回路１ａは前述したクロック発生回路１８よ
りクロック信号Ｓ１を受信するが、このクロック信号Ｓ
１は各回路の動作を制御する信号であり、分周器３およ
びリフレッシュ制御回路２４に供給される。分周器３は
このクロック信号Ｓ１を分周する回路であり、分周器出
力Ｓ２として４つの信号をセレクタ４に出力する。ま
た、セレクタ４は４本の分周器出力Ｓ２のうち、レジス
タ５のビットａ及びビットｂの値に応じて１本を選択
し、その選択した信号をリフレッシュタイミング信号Ｓ
１６としてリフレッシュ制御回路２４に供給する。この
レジスタ５は、ビットａ，ビットｂから成るレジスタで
あり、リフレッシュ周期選択信号Ｓ３あるいはリフレッ
シュ周期選択信号Ｓ４をセレクタ４に出力する。
回路図である。図６に示すように、かかるリフレッシュ
パルス発生回路１ａは前述したクロック発生回路１８よ
りクロック信号Ｓ１を受信するが、このクロック信号Ｓ
１は各回路の動作を制御する信号であり、分周器３およ
びリフレッシュ制御回路２４に供給される。分周器３は
このクロック信号Ｓ１を分周する回路であり、分周器出
力Ｓ２として４つの信号をセレクタ４に出力する。ま
た、セレクタ４は４本の分周器出力Ｓ２のうち、レジス
タ５のビットａ及びビットｂの値に応じて１本を選択
し、その選択した信号をリフレッシュタイミング信号Ｓ
１６としてリフレッシュ制御回路２４に供給する。この
レジスタ５は、ビットａ，ビットｂから成るレジスタで
あり、リフレッシュ周期選択信号Ｓ３あるいはリフレッ
シュ周期選択信号Ｓ４をセレクタ４に出力する。
【０００６】一方、ＣＰＵ１９より供給されるフェッチ
要求信号Ｓ７およびデータアクセス要求信号Ｓ８は共に
ＯＲゲート２３に入力され、その出力はリフレッシュ制
御回路２４からのリフレッシュサイクル信号Ｓ１０をイ
ンバータ８で反転させた信号とともにＡＮＤゲート９に
供給される。この２入力ＡＮＤゲート９の出力はリフレ
ッシュ制御回路７に対するアクセス信号Ｓ１７となる。
また、このリフレッシュ制御回路２４は、外部バスイン
ナフェイス２１からの外部メモリアクセスとリフレッシ
ュサイクルとが競合しないように、リフレッシュパルス
Ｓ１１の出力を調整する回路であり、クロック信号Ｓ
１，リフレッシュタイミング信号Ｓ１６およびアクセス
信号Ｓ１７を入力してリフレッシュパルスＳ１１および
リフレッシュサイクル信号Ｓ１０を出力する。
要求信号Ｓ７およびデータアクセス要求信号Ｓ８は共に
ＯＲゲート２３に入力され、その出力はリフレッシュ制
御回路２４からのリフレッシュサイクル信号Ｓ１０をイ
ンバータ８で反転させた信号とともにＡＮＤゲート９に
供給される。この２入力ＡＮＤゲート９の出力はリフレ
ッシュ制御回路７に対するアクセス信号Ｓ１７となる。
また、このリフレッシュ制御回路２４は、外部バスイン
ナフェイス２１からの外部メモリアクセスとリフレッシ
ュサイクルとが競合しないように、リフレッシュパルス
Ｓ１１の出力を調整する回路であり、クロック信号Ｓ
１，リフレッシュタイミング信号Ｓ１６およびアクセス
信号Ｓ１７を入力してリフレッシュパルスＳ１１および
リフレッシュサイクル信号Ｓ１０を出力する。
【０００７】次に、上述した各回路の動作についてより
詳細に説明する。
詳細に説明する。
【０００８】まず、分周器３はクロック信号Ｓ１を入力
して分周を行なうが、ここでは２分周，４分周，８分
周，１６分周した分周器出力Ｓ２をセレクタ４に出力す
る。セレクタ４は分周器出力Ｓ２の中からレジスタ５の
ビットａ，ビットｂで設定されたリフレッシュ周期に応
じた信号を選択し、リフレッシュタイミング信号Ｓ１６
としてリフレッシュ制御回路２４に供給する。また、リ
フレッシュ制御回路２４から出力されるリフレッシュサ
イクル信号Ｓ１０がアクディブの時に、フェッチ要求信
号Ｓ７又はデータアクセス要求信号Ｓ８がアクティブに
なった場合、すなわちＯＲゲート２３の出力がハイレベ
ルになった場合は、図５に示す外部バスインタフェイス
２１が命令フェッチ又はデータアクセスの実行をウエイ
トすると共に、フェッチ要求信号Ｓ７又はデータアクセ
ス要求信号Ｓ８をアクティブにし続ける。このリフレッ
ス制御回路２４は、リフレッシュタイミング信号Ｓ１６
がアクティブで且つＡＮＤゲート９を介したアクセス信
号Ｓ１７がアクティブでない時に、リフレッシュパルス
Ｓ１１を出力すると同時に、リフレッシュ期間であるこ
とを示すリフレッシュサイクル信号Ｓ１０を出力する。
一方、アクセス信号Ｓ１７がアクティブの時は、リフレ
ッシュサイクル信号Ｓ１０を出力する。
して分周を行なうが、ここでは２分周，４分周，８分
周，１６分周した分周器出力Ｓ２をセレクタ４に出力す
る。セレクタ４は分周器出力Ｓ２の中からレジスタ５の
ビットａ，ビットｂで設定されたリフレッシュ周期に応
じた信号を選択し、リフレッシュタイミング信号Ｓ１６
としてリフレッシュ制御回路２４に供給する。また、リ
フレッシュ制御回路２４から出力されるリフレッシュサ
イクル信号Ｓ１０がアクディブの時に、フェッチ要求信
号Ｓ７又はデータアクセス要求信号Ｓ８がアクティブに
なった場合、すなわちＯＲゲート２３の出力がハイレベ
ルになった場合は、図５に示す外部バスインタフェイス
２１が命令フェッチ又はデータアクセスの実行をウエイ
トすると共に、フェッチ要求信号Ｓ７又はデータアクセ
ス要求信号Ｓ８をアクティブにし続ける。このリフレッ
ス制御回路２４は、リフレッシュタイミング信号Ｓ１６
がアクティブで且つＡＮＤゲート９を介したアクセス信
号Ｓ１７がアクティブでない時に、リフレッシュパルス
Ｓ１１を出力すると同時に、リフレッシュ期間であるこ
とを示すリフレッシュサイクル信号Ｓ１０を出力する。
一方、アクセス信号Ｓ１７がアクティブの時は、リフレ
ッシュサイクル信号Ｓ１０を出力する。
【０００９】次に、アクセス信号Ｓ１７とリフレッシュ
タイミング信号Ｓ１６が同時にアクティブになった場
合、もしくはリフレッシュタイミング信号Ｓ１６がアク
ティブになるのが早い場合について図７を参照して説明
する。
タイミング信号Ｓ１６が同時にアクティブになった場
合、もしくはリフレッシュタイミング信号Ｓ１６がアク
ティブになるのが早い場合について図７を参照して説明
する。
【００１０】図７は図６における各種信号のタイミング
図である。図７に示すように、外部メモリとしてリフレ
ッシュの必要のあるメモリを接続した時、外部メモリア
クセスとリフレッシュ動作とを同時に行なうことはでき
ない。同時に行なった場合は、メモリのデータが壊れる
恐れがあるころである。このため、従来のマイクロコン
ピュータは、外部メモリアクセスとリフレッシュサイク
ルとが競合する毎に、外部メモリアクセスが待たされる
構成になっている。要するに、図６におけるリフレッシ
ュタイミング信号Ｓ１６がアクティブになると同時にリ
フレッシュサイクル信号Ｓ１０もアクティブになると、
ＡＮＤゲート９の片方の入力であるインバータ８の出力
はインアクティブになるため、ＡＮＤゲート９の出力が
インアクティブのままとなり、アクセス信号Ｓ１７はイ
ンアクティブとなる。従って、リフレッシュパルスＳ１
１の出力を優先し、リフレッシュサイクル信号Ｓ１０を
出力する。この結果、外部メモリ２２へのアクセスは、
リフレッシュサイクル信号Ｓ１０がアクティブになるた
め、ウエイトが掛かってしまうことになる。
図である。図７に示すように、外部メモリとしてリフレ
ッシュの必要のあるメモリを接続した時、外部メモリア
クセスとリフレッシュ動作とを同時に行なうことはでき
ない。同時に行なった場合は、メモリのデータが壊れる
恐れがあるころである。このため、従来のマイクロコン
ピュータは、外部メモリアクセスとリフレッシュサイク
ルとが競合する毎に、外部メモリアクセスが待たされる
構成になっている。要するに、図６におけるリフレッシ
ュタイミング信号Ｓ１６がアクティブになると同時にリ
フレッシュサイクル信号Ｓ１０もアクティブになると、
ＡＮＤゲート９の片方の入力であるインバータ８の出力
はインアクティブになるため、ＡＮＤゲート９の出力が
インアクティブのままとなり、アクセス信号Ｓ１７はイ
ンアクティブとなる。従って、リフレッシュパルスＳ１
１の出力を優先し、リフレッシュサイクル信号Ｓ１０を
出力する。この結果、外部メモリ２２へのアクセスは、
リフレッシュサイクル信号Ｓ１０がアクティブになるた
め、ウエイトが掛かってしまうことになる。
【００１１】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、外部メモリアクセスおよびリフレッ
シュサイクルが競合する毎に、命令フェッチ及びデータ
アクセスを待たされる構成となっているため、リフレッ
シュ動作を行わない場合と比較して、外部メモリに対す
る実行処理速度を著しく遅くしてしまうという欠点があ
る。また、従来のマイクロコンピュータではリフレッシ
ュパルスを効率よく発生させることができないという欠
点がある。
ロコンピュータは、外部メモリアクセスおよびリフレッ
シュサイクルが競合する毎に、命令フェッチ及びデータ
アクセスを待たされる構成となっているため、リフレッ
シュ動作を行わない場合と比較して、外部メモリに対す
る実行処理速度を著しく遅くしてしまうという欠点があ
る。また、従来のマイクロコンピュータではリフレッシ
ュパルスを効率よく発生させることができないという欠
点がある。
【００１２】本発明の目的は、かかる外部メモリに対す
る命令の実行処理速度を高速化するとともに、リフレッ
シュパルスを効率よく発生させることのできるマイクロ
コンピュータを提供することにある。
る命令の実行処理速度を高速化するとともに、リフレッ
シュパルスを効率よく発生させることのできるマイクロ
コンピュータを提供することにある。
【００１３】
【課題を解決するための手段】本発明のマイクロコンピ
ュータはクロック信号を供給するクロック発生回路と、
命令を実行しフェッチ要求信号およびデータアクセス要
求信号等を出力する演算処理装置と、外部バスインター
フェースと、前記クロック信号および前記各種の要求信
号に基き前記外部バスインターフェースに対するリフレ
ッスサイクル信号および外部メモリに対するリフレッシ
ュパルスを発生するリフレッシュパルス発生回路とを備
えたマイクロコンピュータにおいて、前記リフレッシュ
パルス発生回路は前記リフレッシュパルス出力後の時間
を計測するために前記クロック信号に基づくカウントク
ロックを計数し且つ前記リフレッシュパルス出力でクリ
アされるタイマ手段と、前記タイマ手段のオーバーフロ
ーを伝えるオーバーフロー信号および前記演算処理装置
からの前記フェッチ要求信号を入力して前記リフレッシ
ュパルスおよび前記リフレッシュサイクル信号を出力す
るリフレッシュ制御回路とを有して構成される。
ュータはクロック信号を供給するクロック発生回路と、
命令を実行しフェッチ要求信号およびデータアクセス要
求信号等を出力する演算処理装置と、外部バスインター
フェースと、前記クロック信号および前記各種の要求信
号に基き前記外部バスインターフェースに対するリフレ
ッスサイクル信号および外部メモリに対するリフレッシ
ュパルスを発生するリフレッシュパルス発生回路とを備
えたマイクロコンピュータにおいて、前記リフレッシュ
パルス発生回路は前記リフレッシュパルス出力後の時間
を計測するために前記クロック信号に基づくカウントク
ロックを計数し且つ前記リフレッシュパルス出力でクリ
アされるタイマ手段と、前記タイマ手段のオーバーフロ
ーを伝えるオーバーフロー信号および前記演算処理装置
からの前記フェッチ要求信号を入力して前記リフレッシ
ュパルスおよび前記リフレッシュサイクル信号を出力す
るリフレッシュ制御回路とを有して構成される。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の第１の実施例を説明するた
めのマイクロコンピュータにおけるリフレッシュパルス
発生回路図である。図１に示すように、本実施例は前述
した図５のマイクロコンピュータにおける、リフレッシ
ュパルス発生回路１ａが異なる他は同一である。特に、
リフレッシュパルス発生回路１ａにおける分周器３，セ
レクタ４，レジスタ５と、インバータ８，ＡＮＤゲート
９と、外部端子１０は同一であり、また信号についてみ
ると、クロック信号Ｓ１，分周器出力Ｓ２，リフレッシ
ュ周期選択信号Ｓ３およびＳ４と、リフレッシュサイク
ル信号Ｓ１０，リフレッシュパルスＳ１１についても同
様である。従って、本実施例はリフレッシュ制御回路７
とリフレッシュパルスＳ１１で制御されるタイマ６を設
け、リフレッシュパルス発生回路に１におけるＯＲゲー
ト２３を削除してフェッチ要求信号Ｓ７とデータアクセ
ス要求信号Ｓ８の接続を変更した点、カウントクロック
Ｓ５，データアクセス信号Ｓ９およびリフレッシュタイ
ミングＳ６を追加した点および外部にデータアクセス専
用メモリ２を接続した点が異なっている。
めのマイクロコンピュータにおけるリフレッシュパルス
発生回路図である。図１に示すように、本実施例は前述
した図５のマイクロコンピュータにおける、リフレッシ
ュパルス発生回路１ａが異なる他は同一である。特に、
リフレッシュパルス発生回路１ａにおける分周器３，セ
レクタ４，レジスタ５と、インバータ８，ＡＮＤゲート
９と、外部端子１０は同一であり、また信号についてみ
ると、クロック信号Ｓ１，分周器出力Ｓ２，リフレッシ
ュ周期選択信号Ｓ３およびＳ４と、リフレッシュサイク
ル信号Ｓ１０，リフレッシュパルスＳ１１についても同
様である。従って、本実施例はリフレッシュ制御回路７
とリフレッシュパルスＳ１１で制御されるタイマ６を設
け、リフレッシュパルス発生回路に１におけるＯＲゲー
ト２３を削除してフェッチ要求信号Ｓ７とデータアクセ
ス要求信号Ｓ８の接続を変更した点、カウントクロック
Ｓ５，データアクセス信号Ｓ９およびリフレッシュタイ
ミングＳ６を追加した点および外部にデータアクセス専
用メモリ２を接続した点が異なっている。
【００１６】まず、リフレッシュ制御回路７はクロック
信号Ｓ１の制御のもとに、データアクセス信号Ｓ９，フ
ェッチ要求信号Ｓ７およびリフレッシュタイミング信号
Ｓ６を入力し、リフレッシュサイクル信号Ｓ１０と、リ
フレッシュパルスＳ１１を出力する。次に、タイマ６は
セレクタＳから出力されるカウントクトックＳ５の入力
によりカウントアップを行ない、オーバーフロー時にリ
フレッシュタイミング信号Ｓ６をアクティブにする。こ
のタイマ６は、リフレッシュ制御回路７からのリフレッ
シュパルスＳ１１がアクティブになると、カウント値を
クリアされる。すなわち、タイマ６はカウントクロック
Ｓ５とリフレッシュパルスＳ１１を入力し、リフレッス
タイミング信号Ｓ６を出力する。
信号Ｓ１の制御のもとに、データアクセス信号Ｓ９，フ
ェッチ要求信号Ｓ７およびリフレッシュタイミング信号
Ｓ６を入力し、リフレッシュサイクル信号Ｓ１０と、リ
フレッシュパルスＳ１１を出力する。次に、タイマ６は
セレクタＳから出力されるカウントクトックＳ５の入力
によりカウントアップを行ない、オーバーフロー時にリ
フレッシュタイミング信号Ｓ６をアクティブにする。こ
のタイマ６は、リフレッシュ制御回路７からのリフレッ
シュパルスＳ１１がアクティブになると、カウント値を
クリアされる。すなわち、タイマ６はカウントクロック
Ｓ５とリフレッシュパルスＳ１１を入力し、リフレッス
タイミング信号Ｓ６を出力する。
【００１７】また、ＣＰＵ（図５のＣＰＵ１９と同じ）
から出力されるデータアクセス要求信号Ｓ８はリフレッ
シュサイクル信号Ｓ１０からインバータ８を介して得ら
れた信号とともにＡＮＤゲート９に供給される。このＡ
ＮＤゲート９の出力であるフェッチ要求信号Ｓ７ととも
に直接リフレッシュ制御回路７に入力される。
から出力されるデータアクセス要求信号Ｓ８はリフレッ
シュサイクル信号Ｓ１０からインバータ８を介して得ら
れた信号とともにＡＮＤゲート９に供給される。このＡ
ＮＤゲート９の出力であるフェッチ要求信号Ｓ７ととも
に直接リフレッシュ制御回路７に入力される。
【００１８】次に、図２を参照し回路の動作について説
明するが、図６の従来例における動作と同様な部分につ
いては省略し、異なる部分の説明を行なう。
明するが、図６の従来例における動作と同様な部分につ
いては省略し、異なる部分の説明を行なう。
【００１９】図２は図１における各種信号とタイミング
図である。図２に示すように、フェッチ要求信号Ｓ７が
アクティブになった時、外部データアクセス専用メモリ
２へのアクセスは行なわれないため、リフレッシュ制御
回路７は、無条件にリフレッシュパルスＳ１１とリフレ
ッシュサイクル信号Ｓ１０を出力する。また、フェッチ
要求信号Ｓ７が一定期間内に発生しない時は外部データ
アクセス専用メモリ２のデータを破壊させないために強
制的にリフレッシュパルスＳ１１を発生させる必要があ
る。かかる場合は初にリフレッシュパルスＳ１１がアク
ティブになったときにタイマ６をクリアする。その後、
カウントクロックＳ５の入力によりタイマ６はカウント
アップを開始する。このタイマ６はオーバーフロー（Ｏ
ＶＦ）する前にフェッチ要求信号Ｓ７が発生すれば、そ
の都度クリアされるので、オーバーフローすることはな
い。とごろが、フェッチ要求信号Ｓ７が発生しない場合
は、タイマ６がオーバーフローしてリフレッシュタイミ
ング信号Ｓ６をアクティブにする。従って、リフレッシ
ュ制御回路７は強制的にリフレッシュパルスＳ１１とリ
フレッシュサイクル信号Ｓ１０に出力する。尚、データ
アクセス要求信号Ｓ８と、リフレッシュサイクル信号Ｓ
１０との競合時の動作は、前述した図６および図７の従
来例の場合と同様である。
図である。図２に示すように、フェッチ要求信号Ｓ７が
アクティブになった時、外部データアクセス専用メモリ
２へのアクセスは行なわれないため、リフレッシュ制御
回路７は、無条件にリフレッシュパルスＳ１１とリフレ
ッシュサイクル信号Ｓ１０を出力する。また、フェッチ
要求信号Ｓ７が一定期間内に発生しない時は外部データ
アクセス専用メモリ２のデータを破壊させないために強
制的にリフレッシュパルスＳ１１を発生させる必要があ
る。かかる場合は初にリフレッシュパルスＳ１１がアク
ティブになったときにタイマ６をクリアする。その後、
カウントクロックＳ５の入力によりタイマ６はカウント
アップを開始する。このタイマ６はオーバーフロー（Ｏ
ＶＦ）する前にフェッチ要求信号Ｓ７が発生すれば、そ
の都度クリアされるので、オーバーフローすることはな
い。とごろが、フェッチ要求信号Ｓ７が発生しない場合
は、タイマ６がオーバーフローしてリフレッシュタイミ
ング信号Ｓ６をアクティブにする。従って、リフレッシ
ュ制御回路７は強制的にリフレッシュパルスＳ１１とリ
フレッシュサイクル信号Ｓ１０に出力する。尚、データ
アクセス要求信号Ｓ８と、リフレッシュサイクル信号Ｓ
１０との競合時の動作は、前述した図６および図７の従
来例の場合と同様である。
【００２０】本実施例においては、従来例と異なり、命
令フェッチに同期して外部メモリ２をリフレッシュする
ため、命令フェッチとリフレッシュ動作を並行して行な
うことができ、データアクセスを待たされることが少な
くなる。この命令フェッチと同時にリフレッシュ動作を
するので、命令フェッチが行なわれないと、リフレッシ
ュ動作が始まらないが、本実施例では一定期間命令フェ
ッチが行なわれないと、強制的にリフレッシュパルスを
出力できる機能も備えているので、外部メモリ２のデー
タを破壊する恐れがない。
令フェッチに同期して外部メモリ２をリフレッシュする
ため、命令フェッチとリフレッシュ動作を並行して行な
うことができ、データアクセスを待たされることが少な
くなる。この命令フェッチと同時にリフレッシュ動作を
するので、命令フェッチが行なわれないと、リフレッシ
ュ動作が始まらないが、本実施例では一定期間命令フェ
ッチが行なわれないと、強制的にリフレッシュパルスを
出力できる機能も備えているので、外部メモリ２のデー
タを破壊する恐れがない。
【００２１】図３は本発明の第２の実施例を説明するた
めのマイクロコンピューにおけるリフレッシュパルス発
生回路図である。図３に示すように、本実施例は前述し
た第１の実施例と比較し、分周器３，セレクタ４，レジ
スタ５，インバータ８，ＡＮＤゲート９，リフレッシュ
制御回路７，外部端子１０および外部データアクセス専
用メモリ２が同一である。また、各種信号のうちクロッ
ク信号Ｓ１と分周器出力Ｓ２とリフレッシュ周期選択信
号Ｓ３，Ｓ４とカウントクロックＳ５とリフレッシュサ
イクル信号Ｓ１０とリフレッシュパルスＳ１１とデータ
アクセス要求信号Ｓ８およびデータアクセス信号Ｓ９に
ついても、図１のリフレッシュパルス発生回路１におけ
る各種信号と同様であるので、説明を省略する。本実施
例が第１の実施例と比較して異なる点は、図１のタイマ
６をフリーランニングタイマ１１に置き換えた点と、Ｒ
Ｓ型フリップフロップ（ＲＳ−ＦＦ）１２，遅延回路１
３，ＡＮＤゲート１４および１５を追加した点が異な
り、また信号についてみると、ＯＶＦ信号Ｓ１２と遅延
ＯＶＦ信号Ｓ１３とこれらのＯＶＦ信号Ｓ１２，Ｓ１３
に基づくリフレッシュタイミング信号Ｓ１５とフェッチ
要求信号Ｓ７およびフェッチタイミング信号Ｓ１４を用
いる点が異っている。
めのマイクロコンピューにおけるリフレッシュパルス発
生回路図である。図３に示すように、本実施例は前述し
た第１の実施例と比較し、分周器３，セレクタ４，レジ
スタ５，インバータ８，ＡＮＤゲート９，リフレッシュ
制御回路７，外部端子１０および外部データアクセス専
用メモリ２が同一である。また、各種信号のうちクロッ
ク信号Ｓ１と分周器出力Ｓ２とリフレッシュ周期選択信
号Ｓ３，Ｓ４とカウントクロックＳ５とリフレッシュサ
イクル信号Ｓ１０とリフレッシュパルスＳ１１とデータ
アクセス要求信号Ｓ８およびデータアクセス信号Ｓ９に
ついても、図１のリフレッシュパルス発生回路１におけ
る各種信号と同様であるので、説明を省略する。本実施
例が第１の実施例と比較して異なる点は、図１のタイマ
６をフリーランニングタイマ１１に置き換えた点と、Ｒ
Ｓ型フリップフロップ（ＲＳ−ＦＦ）１２，遅延回路１
３，ＡＮＤゲート１４および１５を追加した点が異な
り、また信号についてみると、ＯＶＦ信号Ｓ１２と遅延
ＯＶＦ信号Ｓ１３とこれらのＯＶＦ信号Ｓ１２，Ｓ１３
に基づくリフレッシュタイミング信号Ｓ１５とフェッチ
要求信号Ｓ７およびフェッチタイミング信号Ｓ１４を用
いる点が異っている。
【００２２】まず、フリーランニングタイマ１１はセレ
クタ４からのカウントクロックＳ５によってカウントア
ップを行ない、一定周期でオーバーフローを繰り返すと
同時にＯＶＦ信号Ｓ１２をアクティブにする。このＯＶ
Ｆ信号Ｓ１２によってセットされるＲＳ−ＦＦ１２は後
段へ出力する一方、フェッチタイミング信号Ｓ１４によ
ってリセットされる。このＲＳ−ＦＦ１２からのＱ出力
を入力する遅延回路１３は、入力した信号を所定時間遅
延させて遅延ＯＶＦ信号Ｓ１３を出力する。一方、ＡＮ
Ｄゲート１４はフェック要求信号Ｓ７および遅延ＯＶＦ
信号Ｓ１３の論理積をとってフェッチタイミング信号Ｓ
１４を作成し、またＡＮＤゲート１５は前述したように
ＯＶＦ信号Ｓ１２および遅延ＯＶＦ信号Ｓ１３の論理積
をとってリフレッシュタイミング信号Ｓ１５を作成す
る。
クタ４からのカウントクロックＳ５によってカウントア
ップを行ない、一定周期でオーバーフローを繰り返すと
同時にＯＶＦ信号Ｓ１２をアクティブにする。このＯＶ
Ｆ信号Ｓ１２によってセットされるＲＳ−ＦＦ１２は後
段へ出力する一方、フェッチタイミング信号Ｓ１４によ
ってリセットされる。このＲＳ−ＦＦ１２からのＱ出力
を入力する遅延回路１３は、入力した信号を所定時間遅
延させて遅延ＯＶＦ信号Ｓ１３を出力する。一方、ＡＮ
Ｄゲート１４はフェック要求信号Ｓ７および遅延ＯＶＦ
信号Ｓ１３の論理積をとってフェッチタイミング信号Ｓ
１４を作成し、またＡＮＤゲート１５は前述したように
ＯＶＦ信号Ｓ１２および遅延ＯＶＦ信号Ｓ１３の論理積
をとってリフレッシュタイミング信号Ｓ１５を作成す
る。
【００２３】図４は図３における各種信号のタイミング
図である。図４に示すように、フリーランニングタイマ
１１はオーバーフローと同時にＯＶＦ信号Ｓ１２をアク
ティブにする。このＯＶＦ信号Ｓ１２がアクティブにな
ると、ＲＳ−ＦＦ１２がセットされるので、その出力Ｑ
はハイレベルになる。そして、遅延回路１３の遅延時間
だけ遅れて遅延ＯＶＦ信号１３がアクティブになる。し
かる後、フェッチ要求信号Ｓ７がアクティブになると、
ＡＮＤゲート１４に入力する信号が両方ともアクティブ
になるので、その出力であるフェッチタイミング信号Ｓ
１４がアクティブになる。次に、このフェッチタイミン
グ信号Ｓ１４がアクティブになると、リフレッシュ制御
回路７は無条件にリフレッシュパルスＳ１１およびリフ
レッシュサイクル信号Ｓ１０を出力する。また、このフ
ェッチタイミング信号Ｓ１４がアクティブになってリフ
レッシュ制御回路７の駆動すると同時に、ＲＳ−ＦＦ１
２をリセットするので、遅延回路１３で遅延した後遅延
ＯＶＦ信号Ｓ１３をインアクティブにする。この遅延Ｏ
ＶＦ信号Ｓ１３がインアクティブになると、ＡＮＤゲー
ト１４の一方の入力がロウレベルになる。従って、その
後で、フェッチ要求信号Ｓ７がアクティブとなっても無
効となり、リフレッシュパルスＳ１１を発生しない。そ
して再びフリーランニングタイマ１１がオーバーフロー
すると、ＲＳ−ＦＦ１２がセットされ、フェッチ要求信
号Ｓ７の入力が有効になり、その結果リフレッシュパル
スＳ１１およびリフレッシュサイクル信号Ｓ１０の発生
が可能となる。
図である。図４に示すように、フリーランニングタイマ
１１はオーバーフローと同時にＯＶＦ信号Ｓ１２をアク
ティブにする。このＯＶＦ信号Ｓ１２がアクティブにな
ると、ＲＳ−ＦＦ１２がセットされるので、その出力Ｑ
はハイレベルになる。そして、遅延回路１３の遅延時間
だけ遅れて遅延ＯＶＦ信号１３がアクティブになる。し
かる後、フェッチ要求信号Ｓ７がアクティブになると、
ＡＮＤゲート１４に入力する信号が両方ともアクティブ
になるので、その出力であるフェッチタイミング信号Ｓ
１４がアクティブになる。次に、このフェッチタイミン
グ信号Ｓ１４がアクティブになると、リフレッシュ制御
回路７は無条件にリフレッシュパルスＳ１１およびリフ
レッシュサイクル信号Ｓ１０を出力する。また、このフ
ェッチタイミング信号Ｓ１４がアクティブになってリフ
レッシュ制御回路７の駆動すると同時に、ＲＳ−ＦＦ１
２をリセットするので、遅延回路１３で遅延した後遅延
ＯＶＦ信号Ｓ１３をインアクティブにする。この遅延Ｏ
ＶＦ信号Ｓ１３がインアクティブになると、ＡＮＤゲー
ト１４の一方の入力がロウレベルになる。従って、その
後で、フェッチ要求信号Ｓ７がアクティブとなっても無
効となり、リフレッシュパルスＳ１１を発生しない。そ
して再びフリーランニングタイマ１１がオーバーフロー
すると、ＲＳ−ＦＦ１２がセットされ、フェッチ要求信
号Ｓ７の入力が有効になり、その結果リフレッシュパル
スＳ１１およびリフレッシュサイクル信号Ｓ１０の発生
が可能となる。
【００２４】次に、フリーランニングタイマ１１がオー
バーフローしてから再びオーバーフローするまでの間に
一度もフェッチ要求信号Ｓ７が入力されなかった場合に
ついて述べる。このフリーランニングタイマ１１がオー
バーフローすると、ＲＳ−ＦＦ１２がセットされる。し
かし、フェッチ要求信号Ｓ７が一度も入力しない場合、
すなわち一度もリフレッシュパルスＳ１０，リフレッシ
ュサイクル信号Ｓ１１を発生しない場合は、次のフリー
ランニングタイマ１１のオーバーフローによりＡＮＤゲ
ート１５の出力でありリフレッシュタイミング信号Ｓ１
５がアクティブになる。従って、リフレッシュタイミン
グ信号Ｓ１５がアクティブになると、リフレッシュ制御
回路７はリフレッシュパルスＳ１１とリフレッシュサイ
クル信号Ｓ１０を出力する。
バーフローしてから再びオーバーフローするまでの間に
一度もフェッチ要求信号Ｓ７が入力されなかった場合に
ついて述べる。このフリーランニングタイマ１１がオー
バーフローすると、ＲＳ−ＦＦ１２がセットされる。し
かし、フェッチ要求信号Ｓ７が一度も入力しない場合、
すなわち一度もリフレッシュパルスＳ１０，リフレッシ
ュサイクル信号Ｓ１１を発生しない場合は、次のフリー
ランニングタイマ１１のオーバーフローによりＡＮＤゲ
ート１５の出力でありリフレッシュタイミング信号Ｓ１
５がアクティブになる。従って、リフレッシュタイミン
グ信号Ｓ１５がアクティブになると、リフレッシュ制御
回路７はリフレッシュパルスＳ１１とリフレッシュサイ
クル信号Ｓ１０を出力する。
【００２５】上述したリフレッシュパルス発生回路１に
おいて、リフレッシュパルスＳ１１は外部メモリ（疑似
ＳＲＡＭ等）２のスペックに合わせて定期的に発生する
のが好ましい。一時的に集中して発生しても無意味であ
るし、逆に外部メモリ２のデータ保持時間を過ぎてもリ
フレッシュパルスＳ１１が発生しないと、データが破壊
されることになる。本実施例においては、命令フェッチ
の都度、リフレッシュパルスＳ１１を発生させるのでは
なく、フリーランニングタイマ１１のオーバーフローま
での一定期間内に、命令フェッチに並行してリフレッシ
ュパルスＳ１１を１発だけ出力するようにし、リフレッ
シュパルスＳ１１を効率良く出力するようにしている。
また、一定期間内にリフレッスパルスＳ１１を発生しな
い場合は強制的にリフレッスパルスＳ１１を発生させる
ことが可能である。
おいて、リフレッシュパルスＳ１１は外部メモリ（疑似
ＳＲＡＭ等）２のスペックに合わせて定期的に発生する
のが好ましい。一時的に集中して発生しても無意味であ
るし、逆に外部メモリ２のデータ保持時間を過ぎてもリ
フレッシュパルスＳ１１が発生しないと、データが破壊
されることになる。本実施例においては、命令フェッチ
の都度、リフレッシュパルスＳ１１を発生させるのでは
なく、フリーランニングタイマ１１のオーバーフローま
での一定期間内に、命令フェッチに並行してリフレッシ
ュパルスＳ１１を１発だけ出力するようにし、リフレッ
シュパルスＳ１１を効率良く出力するようにしている。
また、一定期間内にリフレッスパルスＳ１１を発生しな
い場合は強制的にリフレッスパルスＳ１１を発生させる
ことが可能である。
【００２６】以上、この二つの実施例について説明した
が、これらの実施例では外部にリフレッシュの必要なメ
モリ（疑似ＳＲＡＭなど）を接続した時に、この外部メ
モリにはプログラムを格納しない場合が大半であるの
で、このシステム構成上の特徴を活用して効率的なリフ
レッスパルスの発生を行なうものである。すなわち、こ
れらの実施例では外部メモリからの命令フェッチは行な
われず、外部メモリがデータアクセス専用の場合に有効
なリフレッシュパルスの発生手段を提供することができ
る。
が、これらの実施例では外部にリフレッシュの必要なメ
モリ（疑似ＳＲＡＭなど）を接続した時に、この外部メ
モリにはプログラムを格納しない場合が大半であるの
で、このシステム構成上の特徴を活用して効率的なリフ
レッスパルスの発生を行なうものである。すなわち、こ
れらの実施例では外部メモリからの命令フェッチは行な
われず、外部メモリがデータアクセス専用の場合に有効
なリフレッシュパルスの発生手段を提供することができ
る。
【００２７】
【発明の効果】以上説明したように、本発明のマイクロ
コンピュータは、命令フェッチ動作およびリフレッシュ
動作を並行して行なうことができるので、リフレッシュ
サイクル中のメモリアクセスにウエイトがかかる確率を
減少させることができ、命令実行を高速化できるという
効果がある。また、本発明は一定期間中に出力されるリ
フレッシュパルスの数を制限しているので、リフレッシ
ュパルスを効率良く発生させることができるという効果
がある。
コンピュータは、命令フェッチ動作およびリフレッシュ
動作を並行して行なうことができるので、リフレッシュ
サイクル中のメモリアクセスにウエイトがかかる確率を
減少させることができ、命令実行を高速化できるという
効果がある。また、本発明は一定期間中に出力されるリ
フレッシュパルスの数を制限しているので、リフレッシ
ュパルスを効率良く発生させることができるという効果
がある。
【図１】本発明の第１の実施例を説明するためのマイク
ロコンピュータにおけるリフレッシュパルス発生回路図
である。
ロコンピュータにおけるリフレッシュパルス発生回路図
である。
【図２】図１における各種信号のタイミング図である。
【図３】本発明の第２の実施例を説明するためのマイク
ロコンピュータにおけるリフレッスパルス発生回路図で
ある。
ロコンピュータにおけるリフレッスパルス発生回路図で
ある。
【図４】図３における各種信号のタイミング図である。
【図５】従来の一例を示すマイクロコンピュータのブロ
ック図である。
ック図である。
【図６】図５に示すリフレッスパルス発生回路図であ
る。
る。
【図７】図６における各種信号のタイミング図である。
１ リフレッシュパルス発生回路 ２ 外部テータアクセス専用メモリ ３ 分周器 ４ セレクタ ５ レジスタ ６ タイマ ７ リフレッシュ制御回路 ８ インバータ ９，１４，１５ ＡＮＤゲート １０ 外部端子 １１ フリーランニングタイマ １２ ＲＳ型フリップフロップ １３ 遅延回路 Ｓ１ クロック信号 Ｓ２ 分周器出力 Ｓ３，Ｓ４ リフレッシュ周器選択信号 Ｓ５ カウントクロック Ｓ６，Ｓ１５ リフレッシュタイミング信号 Ｓ７ フェッチ要求信号 Ｓ８ データアクセス要求信号 Ｓ９ データアクセス信号 Ｓ１０ リフレッシュサイクル信号 Ｓ１１ リフレッシュパルス Ｓ１２ ＯＶＦ信号 Ｓ１３ 遅延ＯＶＦ信号 Ｓ１４ フェッチタイミング信号
Claims (2)
- 【請求項１】 クロック信号を供給するクロック発生回
路と、命令を実行しフェッチ要求信号およびデータアク
セス要求信号等を出力する演算処理装置と、外部バスイ
ンターフェースと、前記クロック信号および前記各種の
要求信号に基き前記外部バスインターフェースに対する
リフレッスサイクル信号および外部メモリに対するリフ
レッシュパルスを発生するリフレッシュパルス発生回路
とを備えたマイクロコンピュータにおいて、前記リフレ
ッシュパルス発生回路は前記リフレッシュパルス出力後
の時間を計測するために前記クロック信号に基づくカウ
ントクロックを計数し且つ前記リフレッシュパルス出力
でクリアされるタイマ手段と、前記タイマ手段のオーバ
ーフローを伝えるオーバーフロー信号および前記演算処
理装置からの前記フェッチ要求信号を入力して前記リフ
レッシュパルスおよび前記リフレッシュサイクル信号を
出力するリフレッシュ制御回路とを有することを特徴と
するマイクロコンピュータ。 - 【請求項２】 前記リフレッシュパルス発生回路は、前
記カウントクロックを計数するフリーランニングタイマ
と、前記フリーランニングタイマのオーバーフローを検
出する検出手段と、前記フリーランニングタイマのオー
バーフロー周期内に１回以上命令フェッチが行なわれた
ときに前記命令フェッチに並行して１個づつ前記リフレ
ッシュパルスおよび前記リフレッシュサイクル信号を出
力する一方、命令フェッチが１度も行なわれないときに
は前記フリーランニングタイマのオーバーフローにより
前記リフレッシュパルスおよび前記リフレッシュサイク
ル信号を出力するリフレッシュ制御回路とを備えること
を特徴とする請求項１記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235788A JPH0574154A (ja) | 1991-09-17 | 1991-09-17 | マイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235788A JPH0574154A (ja) | 1991-09-17 | 1991-09-17 | マイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574154A true JPH0574154A (ja) | 1993-03-26 |
Family
ID=16991266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235788A Pending JPH0574154A (ja) | 1991-09-17 | 1991-09-17 | マイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574154A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555527A (en) * | 1993-12-15 | 1996-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory, moving-picture storing memory, moving-picture storing apparatus, moving-picture displaying apparatus, static-picture storing memory, and electronic notebook |
| US6542425B2 (en) | 1999-06-01 | 2003-04-01 | Samsung Electronics Co., Ltd. | Refresh control circuit for controlling refresh cycles according to values stored in a register and related refreshing method |
| JP2010033702A (ja) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | リフレッシュフラグを発生させる半導体メモリシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583189A (ja) * | 1981-06-29 | 1983-01-08 | Fujitsu Ltd | ダイナミツクメモリのリフレツシユ方法 |
| JPH0273592A (ja) * | 1988-09-09 | 1990-03-13 | Nec Corp | 動的メモリのリフレッシュ回路 |
-
1991
- 1991-09-17 JP JP3235788A patent/JPH0574154A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583189A (ja) * | 1981-06-29 | 1983-01-08 | Fujitsu Ltd | ダイナミツクメモリのリフレツシユ方法 |
| JPH0273592A (ja) * | 1988-09-09 | 1990-03-13 | Nec Corp | 動的メモリのリフレッシュ回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555527A (en) * | 1993-12-15 | 1996-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory, moving-picture storing memory, moving-picture storing apparatus, moving-picture displaying apparatus, static-picture storing memory, and electronic notebook |
| US5949733A (en) * | 1993-12-15 | 1999-09-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory, moving-picture storing memory, moving-picture storing apparatus, moving-picture displaying apparatus, static-picture storing memory, and electronic notebook |
| US6023440A (en) * | 1993-12-15 | 2000-02-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory, moving-picture storing memory, moving-picture storing apparatus, moving-picture displaying apparatus, static-picture storing memory, and electronic notebook |
| US6542425B2 (en) | 1999-06-01 | 2003-04-01 | Samsung Electronics Co., Ltd. | Refresh control circuit for controlling refresh cycles according to values stored in a register and related refreshing method |
| JP2010033702A (ja) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | リフレッシュフラグを発生させる半導体メモリシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |