JPH0574197A - 多重書き込み機能を備えたメモリ装置 - Google Patents
多重書き込み機能を備えたメモリ装置Info
- Publication number
- JPH0574197A JPH0574197A JP3262920A JP26292091A JPH0574197A JP H0574197 A JPH0574197 A JP H0574197A JP 3262920 A JP3262920 A JP 3262920A JP 26292091 A JP26292091 A JP 26292091A JP H0574197 A JPH0574197 A JP H0574197A
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- JP
- Japan
- Prior art keywords
- word
- memory device
- lines
- memory cells
- bit
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- Pending
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 多くの消費電流を流すことなく多重書き込み
を行うことができるようにする。 【構成】 複数のメモリセル１をワード線ＷＬとビット
線ＢＬとによってマトリックス状に接続し、ワード線デ
コーダ７およびカラムセレクタによって選択されたワー
ド線ＷＬおよびビット線ＢＬに接続されるメモリセル１
にデータを書き込むようにするとともに、上記ワード線
ＷＬを同時に複数本選択する機能を上記ワード線デコー
ダ７に設け、１本のビット線ＢＬを選択するだけで複数
のメモリセル１にデータを書き込むことができるように
する。
を行うことができるようにする。 【構成】 複数のメモリセル１をワード線ＷＬとビット
線ＢＬとによってマトリックス状に接続し、ワード線デ
コーダ７およびカラムセレクタによって選択されたワー
ド線ＷＬおよびビット線ＢＬに接続されるメモリセル１
にデータを書き込むようにするとともに、上記ワード線
ＷＬを同時に複数本選択する機能を上記ワード線デコー
ダ７に設け、１本のビット線ＢＬを選択するだけで複数
のメモリセル１にデータを書き込むことができるように
する。
Description
【０００１】
【産業上の利用分野】本発明は多重書き込み機能を備え
たメモリ装置に係わり、特に、マルチビットテストを行
うのに要する時間を短縮するものに用いて好適なもので
ある。
たメモリ装置に係わり、特に、マルチビットテストを行
うのに要する時間を短縮するものに用いて好適なもので
ある。
【０００２】
【従来の技術】周知の通り、メモリ装置の機能テストを
行う場合には、或るデータをメモリセルに書き込み、そ
れを読み出すことにより行っている。図３は、従来より
用いられている４×４ビット構成のメモリ装置の概略
図、図４はＳＲＡＭの書き込み動作を説明するためのメ
モリ装置の概略構成図である。図３および図４におい
て、１はメモリセル、２はビット線負荷、３はカラムセ
レクタ、４はスイッチング素子、６は書き込みバッフ
ァ、１０はワード線デコーダ、１１ａ〜１１ｄはワード
線デコーダを構成するアンド回路である。また、ＷＬは
ワード線、ＢＬはビット線をそれぞれ示している。
行う場合には、或るデータをメモリセルに書き込み、そ
れを読み出すことにより行っている。図３は、従来より
用いられている４×４ビット構成のメモリ装置の概略
図、図４はＳＲＡＭの書き込み動作を説明するためのメ
モリ装置の概略構成図である。図３および図４におい
て、１はメモリセル、２はビット線負荷、３はカラムセ
レクタ、４はスイッチング素子、６は書き込みバッフ
ァ、１０はワード線デコーダ、１１ａ〜１１ｄはワード
線デコーダを構成するアンド回路である。また、ＷＬは
ワード線、ＢＬはビット線をそれぞれ示している。
【０００３】ところで、通常のＳＲＡＭの場合、書き込
みデータはカラムセレクタ３で選択されたビット線ＢＬ
を経てメモリセル１に書き込まれる。したがって、多重
書き込みを行う場合には、カラムセレクタ３の制御によ
り複数のビット線ＢＬを選択する方法がとられている。
すなわち、例えばアドレス信号（×０Ｂ／×１）によ
り、ワード線ＷＬ２がワード線デコーダ１０で選択され
るとともに、カラムセレクタ３によりビット線ＢＬ２が
選択されたとする。
みデータはカラムセレクタ３で選択されたビット線ＢＬ
を経てメモリセル１に書き込まれる。したがって、多重
書き込みを行う場合には、カラムセレクタ３の制御によ
り複数のビット線ＢＬを選択する方法がとられている。
すなわち、例えばアドレス信号（×０Ｂ／×１）によ
り、ワード線ＷＬ２がワード線デコーダ１０で選択され
るとともに、カラムセレクタ３によりビット線ＢＬ２が
選択されたとする。
【０００４】この結果、図３および図４において１ａの
符号を付して示したように、ワード線ＷＬ２およびビッ
ト線ＢＬ２の両方に接続されているメモリセルが選択さ
れる。したがって、例えば書き込みバッファ６を介して
“１”のデータが与えられると、上記メモリセル１ａに
データ“１”が書き込まれることになる。このようにし
て各メモリセル１にデータを書き込む際に、例えばマル
チビットテストを行う場合には複数のメモリセル１にデ
ータを同時に書き込むことが行われる。このような場
合、従来はカラムセレクタ３により複数のビット線ＢＬ
を同時に選択して、複数のメモリセル１を同時に活性化
するようにしていた。
符号を付して示したように、ワード線ＷＬ２およびビッ
ト線ＢＬ２の両方に接続されているメモリセルが選択さ
れる。したがって、例えば書き込みバッファ６を介して
“１”のデータが与えられると、上記メモリセル１ａに
データ“１”が書き込まれることになる。このようにし
て各メモリセル１にデータを書き込む際に、例えばマル
チビットテストを行う場合には複数のメモリセル１にデ
ータを同時に書き込むことが行われる。このような場
合、従来はカラムセレクタ３により複数のビット線ＢＬ
を同時に選択して、複数のメモリセル１を同時に活性化
するようにしていた。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うにして複数のビット線ＢＬを選択すると、各ビット線
ＢＬのそれぞれに動作電流が流れることとなり、したが
って、選択したビット線の数に比例して動作電流が増加
する。このため、消費電力が多く必要となるとともに、
動作マージンの低下が懸念される。また、大電流が急激
に流れるとそれに伴ってノイズが発生することがある。
うにして複数のビット線ＢＬを選択すると、各ビット線
ＢＬのそれぞれに動作電流が流れることとなり、したが
って、選択したビット線の数に比例して動作電流が増加
する。このため、消費電力が多く必要となるとともに、
動作マージンの低下が懸念される。また、大電流が急激
に流れるとそれに伴ってノイズが発生することがある。
【０００６】上記ノイズが発生した場合、上述したよう
な大電流が流れたことにより発生したのか、或いは、他
の原因により発生したものか特定しにくいので、原因の
究明に多くの手間や時間がかかってしまうこととなり都
合が悪い。更に、大電流が流れることによりグランドバ
ランスが崩れたり、電源電圧が低下したりする不都合も
あった。本発明は上述の問題点に鑑み、多くの消費電流
を流すことなく複数のメモリセルに対して多重書き込み
を行うことができるようにすることを目的とする。
な大電流が流れたことにより発生したのか、或いは、他
の原因により発生したものか特定しにくいので、原因の
究明に多くの手間や時間がかかってしまうこととなり都
合が悪い。更に、大電流が流れることによりグランドバ
ランスが崩れたり、電源電圧が低下したりする不都合も
あった。本発明は上述の問題点に鑑み、多くの消費電流
を流すことなく複数のメモリセルに対して多重書き込み
を行うことができるようにすることを目的とする。
【０００７】
【課題を解決するための手段】本発明の多重書き込み機
能を備えたメモリ装置は、複数のメモリセルがワード線
とビット線とによってマトリックス状に接続され、ワー
ド線デコーダおよびカラムセレクタによって選択された
ワード線およびビット線に接続されるメモリセルにデー
タを書き込むようにしたメモリ装置において、上記ワー
ド線デコーダに複数本のワード線を同時に選択する機能
を設けたものである。
能を備えたメモリ装置は、複数のメモリセルがワード線
とビット線とによってマトリックス状に接続され、ワー
ド線デコーダおよびカラムセレクタによって選択された
ワード線およびビット線に接続されるメモリセルにデー
タを書き込むようにしたメモリ装置において、上記ワー
ド線デコーダに複数本のワード線を同時に選択する機能
を設けたものである。
【０００８】
【作用】ワード線を複数本同時に選択しておくことによ
り、１本のビット線を選択するだけで複数のメモリセル
を活性化させることができるようになり、複数のビット
線を同時に選択して多重書き込みを行う場合と比較し
て、多重書き込み時の動作電流が各段と低減する。
り、１本のビット線を選択するだけで複数のメモリセル
を活性化させることができるようになり、複数のビット
線を同時に選択して多重書き込みを行う場合と比較し
て、多重書き込み時の動作電流が各段と低減する。
【０００９】
【実施例】図１は、本発明の一実施例を示す半導体メモ
リの構成図である。図１から明らかなように、本実施例
の半導体メモリ装置はワード線デコーダ７に設けられて
いるアンド回路１１ａ〜１１ｄの出力側に、オア回路９
ａ〜９ｄがそれぞれ設けられている。そして、これらの
オア回路９ａ〜９ｄの一方の入力端に上記アンド回路１
１ａ〜１１ｄの出力がそれぞれ与えられる。また、各オ
ア回路９ａ〜９ｄの他方の入力端にはワード線デコーダ
７に設けられている外部入力端子を介して多重選択書き
込み信号ＳM が与えられる。
リの構成図である。図１から明らかなように、本実施例
の半導体メモリ装置はワード線デコーダ７に設けられて
いるアンド回路１１ａ〜１１ｄの出力側に、オア回路９
ａ〜９ｄがそれぞれ設けられている。そして、これらの
オア回路９ａ〜９ｄの一方の入力端に上記アンド回路１
１ａ〜１１ｄの出力がそれぞれ与えられる。また、各オ
ア回路９ａ〜９ｄの他方の入力端にはワード線デコーダ
７に設けられている外部入力端子を介して多重選択書き
込み信号ＳM が与えられる。
【００１０】この多重選択書き込み信号ＳM は、多重選
択信号と書き込み信号との積により生成される信号であ
り、これがアクティブにされることにより全てのワード
線ＷＬ１〜ＷＬ４が選択される。したがって、４本のワ
ード線ＷＬ１〜ＷＬ４が選択されている状態において、
ビット線ＢＬが選択されれば、その選択されたビット線
ＢＬに接続されている全てのメモリセル１が活性化され
て書き込み可能な状態となる。このように、ワード線Ｗ
Ｌを多重選択して多重書き込みを行った方が消費電力の
点で有利な理由を図２に従って説明する。
択信号と書き込み信号との積により生成される信号であ
り、これがアクティブにされることにより全てのワード
線ＷＬ１〜ＷＬ４が選択される。したがって、４本のワ
ード線ＷＬ１〜ＷＬ４が選択されている状態において、
ビット線ＢＬが選択されれば、その選択されたビット線
ＢＬに接続されている全てのメモリセル１が活性化され
て書き込み可能な状態となる。このように、ワード線Ｗ
Ｌを多重選択して多重書き込みを行った方が消費電力の
点で有利な理由を図２に従って説明する。
【００１１】すなわち、例えばメモリセル１のトランジ
スタＴｒ１のサイズを１とした場合、書き込みバッファ
６のトランジスタＴｒ６のサイズは約２０程度となり、
書き込みバッファ６のトランジスタＴｒ６のサイズの方
がメモリセル１のトランジスタＴｒ１のサイズよりもは
るかに大きいことになる。したがって、本実施例のよう
に選択するビット線ＢＬの数を増やすことなく選択され
るメモリセル１の数を増加させた場合には、ビット線負
荷を流れる電流の大きさはメモリセル１を１個だけ選択
した場合と殆ど変わらない。
スタＴｒ１のサイズを１とした場合、書き込みバッファ
６のトランジスタＴｒ６のサイズは約２０程度となり、
書き込みバッファ６のトランジスタＴｒ６のサイズの方
がメモリセル１のトランジスタＴｒ１のサイズよりもは
るかに大きいことになる。したがって、本実施例のよう
に選択するビット線ＢＬの数を増やすことなく選択され
るメモリセル１の数を増加させた場合には、ビット線負
荷を流れる電流の大きさはメモリセル１を１個だけ選択
した場合と殆ど変わらない。
【００１２】例えば、メモリセル１を４つ選択した場合
の消費電力は、メモリセル１の分として４、書き込みバ
ッファ６の分として２０であるので、合計では（２０＋
４）＝２４となるに過ぎない。それに対し、４組のビッ
ト線ＢＬを選択して多重書き込みを行った場合には、１
組につき（２０＋１）＝２１となるので、４組では２１
×４＝８４となり、消費電力が各段と大きいことが判
る。
の消費電力は、メモリセル１の分として４、書き込みバ
ッファ６の分として２０であるので、合計では（２０＋
４）＝２４となるに過ぎない。それに対し、４組のビッ
ト線ＢＬを選択して多重書き込みを行った場合には、１
組につき（２０＋１）＝２１となるので、４組では２１
×４＝８４となり、消費電力が各段と大きいことが判
る。
【００１３】本実施例の多重書き込み機能を備えたメモ
リ装置は、このようにしてデータの多重書き込みを行う
ので、書き込み時に大電流が流れる不都合はない。した
がって、多重書き込みを行うための消費電力を削減する
ことができるとともに、多重書き込みに伴ってノイズが
発生するのを防止することができる。なお、上記実施例
においては、４×４ビットメモリにおいて４本のワード
線ＷＬを同時に選択することができるようにした例を示
したが、ワード線デコーダ７の内容を変更することによ
り２本、或いは４本以上のワード線ＷＬを同時に選択で
きるようにすることもできる。
リ装置は、このようにしてデータの多重書き込みを行う
ので、書き込み時に大電流が流れる不都合はない。した
がって、多重書き込みを行うための消費電力を削減する
ことができるとともに、多重書き込みに伴ってノイズが
発生するのを防止することができる。なお、上記実施例
においては、４×４ビットメモリにおいて４本のワード
線ＷＬを同時に選択することができるようにした例を示
したが、ワード線デコーダ７の内容を変更することによ
り２本、或いは４本以上のワード線ＷＬを同時に選択で
きるようにすることもできる。
【００１４】
【発明の効果】本発明は上述したように、複数本のワー
ド線を同時に選択する機能を有するワード線デコーダを
設けたので、上記ワード線デコーダの制御で複数のワー
ド線をアクティブにしておくことにより、１本のビット
線を選択するだけで複数のメモリセルを活性化すること
ができ、複数のビット線を同時に選択して多重書き込み
を行う場合と比較して、多重書き込み時の動作電流を各
段と低減することができる。したがって、多くの動作電
流を流すことなく多重書き込みを行うことができるよう
になり、消費電力の削減を図ることができるとともに、
多重書き込み時にノイズが発生しないようにすることが
できる。
ド線を同時に選択する機能を有するワード線デコーダを
設けたので、上記ワード線デコーダの制御で複数のワー
ド線をアクティブにしておくことにより、１本のビット
線を選択するだけで複数のメモリセルを活性化すること
ができ、複数のビット線を同時に選択して多重書き込み
を行う場合と比較して、多重書き込み時の動作電流を各
段と低減することができる。したがって、多くの動作電
流を流すことなく多重書き込みを行うことができるよう
になり、消費電力の削減を図ることができるとともに、
多重書き込み時にノイズが発生しないようにすることが
できる。
【図１】本発明の一実施例を示す半導体メモリ装置の概
略構成図である。
略構成図である。
【図２】本実施例の半導体メモリ装置の書き込み動作を
説明する図である。
説明する図である。
【図３】従来の半導体メモリ装置の概略構成図である。
【図４】従来の半導体メモリの書き込み動作説明図であ
る。
る。
１ メモリセル ２ ビット線負荷 ３ カラムセレクタ ４ スイッチング素子 ６ 書き込みバッファ ７ ワード線デコーダ ＷＬ ワード線 ＢＬ ビット線 ＳM 多重選択書き込み信号
Claims (1)
- 【請求項１】 複数のメモリセルがワード線とビット線
とによってマトリックス状に接続され、ワード線デコー
ダおよびカラムセレクタによって選択されたワード線お
よびビット線に接続されるメモリセルにデータを書き込
むようにしたメモリ装置において、 上記ワード線デコーダに複数本のワード線を同時に選択
する機能を設けたことを特徴とする多重書き込み機能を
備えたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262920A JPH0574197A (ja) | 1991-09-13 | 1991-09-13 | 多重書き込み機能を備えたメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262920A JPH0574197A (ja) | 1991-09-13 | 1991-09-13 | 多重書き込み機能を備えたメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574197A true JPH0574197A (ja) | 1993-03-26 |
Family
ID=17382439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3262920A Pending JPH0574197A (ja) | 1991-09-13 | 1991-09-13 | 多重書き込み機能を備えたメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574197A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851823A (ja) * | 1981-09-18 | 1983-03-26 | 堀 韶三 | 枝打機における引下し機構 |
| JPS5874774A (ja) * | 1981-10-27 | 1983-05-06 | Mitsubishi Plastics Ind Ltd | 粘着テ−プ |
| JPS59159875A (ja) * | 1983-02-23 | 1984-09-10 | マヌリ・アウトアデシ−ブ・スパ | 印刷可能な接着テ−プの製造方法 |
-
1991
- 1991-09-13 JP JP3262920A patent/JPH0574197A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851823A (ja) * | 1981-09-18 | 1983-03-26 | 堀 韶三 | 枝打機における引下し機構 |
| JPS5874774A (ja) * | 1981-10-27 | 1983-05-06 | Mitsubishi Plastics Ind Ltd | 粘着テ−プ |
| JPS59159875A (ja) * | 1983-02-23 | 1984-09-10 | マヌリ・アウトアデシ−ブ・スパ | 印刷可能な接着テ−プの製造方法 |
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