JPH0574224B2 - - Google Patents

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JPH0574224B2
JPH0574224B2 JP1184845A JP18484589A JPH0574224B2 JP H0574224 B2 JPH0574224 B2 JP H0574224B2 JP 1184845 A JP1184845 A JP 1184845A JP 18484589 A JP18484589 A JP 18484589A JP H0574224 B2 JPH0574224 B2 JP H0574224B2
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pad
carrier
chip
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Ii Burondaa Guretsugu
Aran Furuton Seodore
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American Telephone and Telegraph Co Inc
AT&T Corp
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Description

【発明の詳細な説明】 ［発明の属する技術分野］ 本発明は半導体集積回路に関し、さらに特には
１つの半導体集積回路（IC）をチツプキヤリア
上の他のICに相互接続するための構造に関する。
［従来技術の説明］ 今日の技術においては、半導体シリコンのIC
チツプは数十万個ないし百万個という多数のトラ
ンジスタを含むことが可能である。１個以上の他
のシリコンチツプからこれらのトランジスタへの
電気的アクセスは、チツプ上で適合し、かつ金属
相互接続配線により他のチツプに電気的に確実に
接続可能な代表例では金属パツドの形状をなす
入／出力（Ｉ／Ｏ）ポートの数により限定され
る。チツプ当たりのＩ／Ｏポート数のこの制限は
ICチツプの回路設計の融通性を制限するので好
ましくなく、また所定の電気回路を実現するため
にIC技術で必要とされるチツプ数を増大させる
ことでも好ましくない。
チツプ−チツプ間相互接続を形成するのに構造
上付随する困難な問題点の１つは、これらの相互
接続が完成チツプすなわち完成された集積回路を
有するチツプを用いて行なわなければならず、従
つてチツプ−チツプ間相互接続が行なわれる時点
ではチツプは300℃をはるかに超える温度に耐え
ることができず、もしそのような高温に曝される
とそれららの集積回路は破損することになるとい
うことである。
「IEEE Transaction on Electron Devices」
ED−第15巻（1968）、660−663頁に開示されたピ
ー・クレイナク（P.Kraynak）による「大規模
集積用ウエーハチツプ組立体（Wafer−Chip
Assembly for Large−Scale Integration）」と
いう題名の文献に各チツプの回路面が代表例では
金またはアルミニウムで製作された複数の平滑な
金属Ｉ／Ｏパツドを有したチツプ−チツプ間相互
接続が記載されている。各チツプの回路面は下向
きに配置されているのでこれらのパツド（以後
「チツプパツド」という）の各々はチツプキヤリ
ア（以後「キヤリア」という）として働く平坦シ
リコンウエーハの上面上に配置された複数の平滑
金属パツドの対応する１つと結合配置される。キ
ヤリアの上面は絶縁層で被覆され、その上に代表
例ではアルミニウムからなる相互接続配線パター
ンが所定のチツプ−チツプ間電気的相互接続パタ
ーンに従つて堆積される。キヤリアの上面上のパ
ツド（以後「キヤリアパツド」という）は代表例
では単に、キヤリア上のこのチツプ−チツプ間電
気的相互接続パターンのうちチツプパツドの直接
下側に（結合されて）存在するこれらの部分によ
り形成される。各キヤリアパツドとそれに対応の
（結合される）チツプパツドとの間の比較的抵抗
の少ない接触接着は、各キヤリアパツド又は各チ
ツプパツドあるいはその両方の上に金又ははんだ
のような適当な金属からなる金属隆起又は金属塊
を形成し、それに続いて超音波、熱圧着又ははん
だ流の接着技術により各キヤリアパツドをそれに
対応のチツプパツドに接着することにより達成さ
れる。このようにして１個以上のこのようなチツ
プが同様に単一キヤリア上に接着可能である。従
つてキヤリアはそれの相互接続配線と共に、チツ
プのためのチツプ−チツプ間電気的相互接続手段
として並びに熱吸込部（thermal sink）及び各
チツプに対する機械的支持部材としての役をな
す。
従来技術において発生する問題点は、チツプの
表面は一般に曲がり（湾曲）をなしていて、従つ
て全ての金属塊を対応のキヤリアパツドに接触さ
せ、かつそれに接着させるのに十分な程平坦では
ないのでチツプを破壊する危険性のある程の大き
い圧着力を加えない限り接着が行なわれないとい
うことである。
（発明の概要） 半導体ICのチツプ−チツプ間相互接続に付随
する上記の問題点は、本発明により１マイクロメ
ートルのオーダー（すなわち10倍内で）の造形寸
法（feature size）好ましくは約１又は２マイク
ロメートル以下の造形寸法でその表面が粗面にさ
れ、すなわち表層部構造が形成されたキヤリアパ
ツドに直接接着されるチツプパツドを使用するこ
とにより軽減される。すなわち例えばキヤリアパ
ツドの表層部構造面は凹凸（ぎざぎざ）すなわち
溝又は突起を有し、それらの深さ又は高さ並びに
好ましくはそれらの幅（溝の頂部で測定された
幅）が約１マイクロメートルである。用語「直接
接着される」はこのようにして相互に接着される
キヤリアパツドとチツプパツドとの間にいかなる
材料も介在することなく接着されることを意味す
る。表層部構造の深さがゼロでないことはチツプ
の表面が平坦でないことから発生する問題点を解
決する。
製造を容易にするために代表例ではキヤリアパ
ツドのみの表面に表層部構造が形成される：それ
にもかかわず本発明はまた、キヤリアパツドの代
わりに又はキヤリアパツドに加えてチツプパツド
に表層部構造が形成される場合をも含む。
従つて本発明は、チツプの主要表面上に配置さ
れた複数の金属チツプパツドに接続された集積回
路を有する半導体集積回路チツプにおいて： チツプパツドに接着される金属キヤリアパツド
を有する金属相互接続部がその上に配置されたキ
ヤリアであつて、キヤリアパツド、チツプパツド
又は両パツドの各々が１マイクロメートル好まし
くは約１ないし２マイクロメートル以下のオーダ
ーの造形寸法で表層部構造が形成された少なくと
もそれらの一部分を有するところのキヤリアが特
徴である半導体集積回路を含む。
室温における圧着によりチツプパツドと対応の
キヤリアパツドとの間に十分に強力な金−金接着
を形成する能力は、下側に存在する個々のキヤリ
アパツドのＶ字溝のような表層部構造の傾斜側面
に沿つてチツプパツドの底部を強制的に滑動し、
圧入しかつ擦傷させることによつて通常金の表面
を被覆する異物の極めて薄い層（約１ナノメート
ル）を貫通侵入しこれによりチツプパツド及びキ
ヤリアパツドの新鮮な清浄表面が相互に露出され
てこれらが物理的に接触することに帰せられるも
のと思われる。同時に、初めからより近くに接近
している対をなすチツプパツドとキヤリアパツド
との間の接触領域からはより多量の金が押出され
るので、当然限度はあるがチツプパツドとキヤリ
アパツドとの間の距離の変動が許容可能であり、
これによりあまり接近していない対も接触が可能
となる。しかしながら本発明の実際の成功は上記
の理論が正しく守られるか否かには依存しないこ
とを理解すべきである。
（実施例の説明） 第１図に示すように一対の半導体ICチツプ１
０１，１０２が回路面を下側に向けてシリコンウ
エーハキヤリア１０上に装着されている。電気的
に絶縁するためにこのキヤリア１０の上面はいず
れの場所も代表例では厚さが約0.1マイクロメー
トルの二酸化ケイ素の比較的薄い絶縁層１５（第
３図）で被覆されている。チツプ１０１，１０２
の各々はそれぞれ相互接続されるべき図示のよう
なメタライズされた相互接続ライン２３，３３を
有する。この相互接続は、それぞれキヤリアの１
０の上面上に配置されたチツプ−チツプ相互接続
配線１３と組合わせられたキヤリアパツド１２，
１４に接着された図示のようなチツプパツド２
４，３４により達成される。チツプパツド２４，
３４の各々又はこれらのパツドの各々の少なくと
も底部部分は金で製作されるのが有利であり、ホ
トレジストマスク内のアンダーカツトを通過して
スパツタ付着により形成されるのが好ましい。同
様にチツプパツドをキヤリアパツドに金−金溶着
をするためにキヤリアパツド１２，１４各々の頂
部部分が金で製作される。
チツプパツド２４，３４は従来技術に示すよう
にそれぞれ対応の相互接続ライン２３，３３の部
分と接触するように形成される。キヤリアパツド
１２，１４の各々はそれぞれチツプパツド２４，
３４の下側に存在する配線１３の対応するそれぞ
れの表層部構造部分である。キヤリアパツド１
２，１４の各々の上面並びにそれ自身これらのパ
ツドの下側に存在する領域におけるキヤリア１０
の上面の部分には以下にさらに完全に説明するよ
うに表層部構造が形成されている。代表例ではこ
こに示した丁度２個のチツプ１０１，１０２より
多いチツプがキヤリア１０上に装着され、代表例
ではチツプの各々は他のチツプのラインと接続さ
れるべき数百のライン（例え数千といわなくて
も）を含み、一方第１図は、このようなチツプ−
チツプ間の多くの相互接続部のうちの唯１つの図
示例を示しかつキヤリア１０上の配線を介して相
互接続される多くの可能なチツプのうちのこのよ
うなチツプのわずか２個だけを示すことを理解す
べきである。
チツプ１０１をシリコンキヤリア１０に組立て
る直前の第１図の一部分の拡大図である第２図に
示すように、パツドの下側に存在する領域におけ
るシリコンキヤリア１０の上面にはかなり密に充
填されたＶ字形状溝でパターン化され、「粗面化
され」又は表層部構造が形成される。例えば溝の
各々は頂部を横断して約１×１マイクロメートル
平方の寸法を有し、また最も近接する溝の中心間
の距離は約３マイクロメートル以下である。これ
らの溝は既知のホトグラフイツクマスキング及び
シリコンの（100）結晶面上のウエツトエツチ
KOHのようなシリコンに対する異方性ウエツト
化学的エツチング技術により製作され、これによ
り結果的に得られるＶ字溝の側部の各々は（111）
又は（111）結晶面に平行である。従つて二酸化
ケイ素層１５（第３図）は上にＶ字溝を含むシリ
コンウエーハの上面上に熱的に成長される。
各チツプのキヤリアへの組立てすなわちチツプ
パツドのキヤリアパツドへの圧着接着は、チツプ
パツドを洗浄し、かつチツプパツドをそれぞれ対
応のキヤリアパツドと心合せをし、及びチツプ内
の全てのチツプパツドの底面をそれぞれのキヤリ
アパツドの上面に対して同時に圧着するために室
温にて（熱を加えることなしに）約５秒の持続時
間の間チツプ及びキヤリアに対しパツドにつき約
20ないし40Kgｆ／mm2の機械的圧力（圧着）を加え
ることにより達成される。心合せは室温で行われ
るので通常は相互に対角方向に配置された２個の
パツドだけを心合せすれば十分であり、これによ
り他の全てのパツドは自動的に心合せされる。チ
ツプをキヤリアに接着する前にチツプを洗浄する
ために特にチツプからホトレジストを除去するた
めに標準技術が使用される。
結果として得られるチツプパツドのキヤリアパ
ツドへの接着は、圧着接着の間にパツドへ超音波
を加えることにより又は接着後各パツド上に焦点
が結ばれるレーザービームでパツドを加熱する事
によりさらに強力にすることが可能である。約10
マイクロメートルの波長を有する二酸化炭素レー
ザ（これに対してはシリコンキヤリアは透過性が
ある）がこの目的のために使用される。
レーザ加熱又は超音波を使用しない場合は、１
個以上の選択されたチツプが無傷のまま分離脱着
が可能であり、かつ単に機械的に引離すことによ
りそれを破損することなくキヤリアから脱着させ
ることが可能である。この脱着性は１個以上のチ
ツプが作動不良と成つた場合には極めて有利であ
り、この場合に作動不良のチツプは全パツド面に
対し約１Kgｆ／mm2以上の引張り応力を加えること
により単にこのようなチツプを引離すことによつ
てキヤリアに損傷を与えることなくキヤリアから
脱着させることが可能であり、また同様にチツプ
パツドとキヤリアパツドとの冷間溶着圧着接着に
よりこのような脱着されたチツプを正常作動と交
換することが可能である。代替方法として、ある
キヤリアに接着されているいくつかの又は全ての
作動チツプが引離しによりキヤリアから脱着され
次に異なる配線パターンを有する他のキヤリアに
接着されてこれによりいくつかの又は全ての同じ
チツプを異なるチツプ−チツプ間電気的相互接続
形状において使用することが可能である。
上記の機械的圧力によりチツプをキヤリアに組
立てた後の第２図の拡大部分である第３図に示す
ように、チツプ１０１がキヤリア１０に対して圧
着されたときにパツド２４の金は押出されてＶ次
形状溝（以後「Ｖ字溝」という）に沿つて摩擦
し、これによりチツプパツドとキヤリアパツドと
の両方の新鮮な金の面を露出し、その結果機械的
に信頼できるチツプパツドのキヤリアパツドに対
する冷間溶着接合室温接着が得られる。
第４図に示すように、キヤリアパツドの上面に
表層部構造を形成する代りに（又は形成した上
に）約１マイクロメートルの造形寸法でチツプパ
ツドの金の底面に表層部構造を形成してもよい。
チツプパツドの金の面のこのような表層部構造
は、ホトリソグラフイツクマスキングにより及び
金のエツチングにより又は自動的に表層部構造を
形成した金の面が得られるプロセスである金のニ
ツケル上への電気メツキにより達成可能である。
上から見たＶ字溝は正方形の代りに第５図に示
すように入れ子状に組まれたＬ字形状としてもよ
く、この場合各Ｌ字形状溝４４は溝の底部４５の
方向へ下方に傾斜をなす側部を有する。各Ｌ字形
状溝を形成する２つの伸長マスク開口の幅は代表
例では約１マイクロメートルであり、最も近い隣
接Ｌ字間の間隔は代表例では約２マイクロメート
ルであり、従つてＬ字の中心間の間隔は約３マイ
クロメータとなる。
さらに特には、第１図の実施態様において相互
接続ライン２３，３３の各々は代表例では約1/2
ないし１マイクロメートルの厚さと及び約２マイ
クロメートル以下の幅とを有するアルミニウムの
単層で製作されるか、又はそれは同様に約0.1マ
イクロメートルの合計厚さを有するアルミニウム
−チタン−白金−金−又はアルミニウム−チタン
−白金−金−錫−金の層状構造の形状に製作して
もよく、この場合はチタンは約0.05マイクロメー
トルの厚さを有する。チツプパツド２４，３４の
各々の厚さは代表例では金の約３マイクロメータ
以上であり、その幅寸法は代表例では約10×10マ
イクロメートル平方である。垂直方向から見たチ
ツプパツド形状（及び従つてキヤリアパツド形
状）は任意であつて、正方形、矩形、円等いずれ
でもよいことは当然理解されるべきである。各キ
ヤリアパツドの金属化（メタライゼーシヨン）は
代表例では約0.05マイクロメートルの厚さを有す
るチタンの層上に約0.3マイクロメートルの厚さ
を有する金の層であり、チタンは下側に存在する
二酸化ケイ素の層１５への金の接着を確実にす
る。キヤリア１０上の配線１３は代表例では相互
接続ライン２３，３３の材料及び厚さと同じ材料
及び厚さで製作されるが（キヤリアパツド１２，
１４の領域を含む）いずれの場所においても配線
１３は約10マイクロメータ又はそれよりわずかに
大きい幅すなわちチツプパツドの幅と実質的に同
じ幅を有し、但しキヤリアパツドの幅はおそらく
比較的小さい追加の安全余裕を見込んでいよう。
最も近い隣接チツプパツド間の空間は約10マイ
クロメートルである。従つて最も近い隣接チツプ
の中心間距離は約20マイクロメートル以下と小さ
い。このように１cm×１cmの寸法（周長４cm）を
有するチツプはもしチツプの全周に沿つて１パツ
ドずつ並べられたとして2000個以上の多数のパツ
ドを有することが可能であり、もしチツプの周縁
のほかにチツプの内部にもパツドが設けられたと
したらさらに多くのパツドを有することが可能で
ある。このように内部に配置されたパツドは、チ
ツプからキヤリアへの熱伝導率従つて熱吸込み
（ヒートシンキング）が量、均一性において改善
されること及びチツプ上内部から周縁への長い伝
導径路に付随する寄生現象が減少可能なこととに
おいて利点を有する。比較的多数のパツドが設け
られるという観点からさらに、装着強度を増すた
めに、電気的信頼性を増すため及び熱吸込みを改
善するために電気的に機能しない（「ダミー」の）
パツド又は電気的に機能する冗長なパツドのいず
れかが使用可能である。
チツプの下側に存在するがパツドがないキヤリ
ア部分並びにチツプ間のキヤリア上の相互接続配
線は金で製作してもまたはアルミニウムのような
他の金属で製作してもよい。キヤリア上の配線は
当業者に既知のように例えば二酸化ケイ素又はリ
ン（燐）ドープガラスの絶縁層により相互に絶縁
された１枚以上の平面（「金属化（メタライゼー
シヨン）レベル」）上に製作可能である。従つて
当業者に既知のようにキヤリア上でクロスオーバ
ー（交差）を含む任意の所定配線パターンが製作
可能である。
チツプの裏側とキヤリアとの接触（図示なし）
は、チツプとキヤリアとの組立て後銀エポキシに
よりチツプの裏側と及びそれにマツチする代表例
では平滑なキヤリア上のパツドとの両方に接着さ
れる細い金のワイヤにより行なうことが可能であ
る。
結果として得られる構造の機械的又は熱的に誘
起される応力に対する機械的追従性を増加するこ
とが望ましいならば、このときは本発明の他の実
施態様により各チツプパツドの一部分がチツプパ
ツドの肉厚とほぼ同じ厚さを有する絶縁材料（第
６図）の局部層により分離され、絶縁材料の層の
下側に存在する各キヤリアパツドの表面のみに表
層部構造が形成される必要があり、一方チツプパ
ツドの下側に存在する残りの部分には垂直方向に
くぼみ（凹所）が設けられ、かつ平滑に製作され
る。絶縁材料はチツプパツドに対し粘着性傾向を
殆ど有さないか又は全く有さないように選択され
る。このような他の特定の実施態様が第６図、第
７図に示され、ここで第１図ないし第３図に示し
た要素に対応する要素に対しては同じ参照番号が
使用されている。この実施態様（第６図、第７
図）においては、絶縁間隔層２５はチツプ１０１
の底面をチツプパツド２４の左側半部分から分離
する。この層２５は代表例では３マイクロメート
ル厚さの硬質焼付ホトレジスト又は窒化ケイ素で
あり、この物質に対するチツプパツドの金の粘着
性は最小か又はゼロである。間隔層２５の右側半
部分の下側に存在するシリコンキヤリア１０の上
面の一部分３０は平滑であり、かつシリコンの本
来の上面からＶ字溝の底部に対応する深さまで垂
直方向にくぼみが設けられている。部分３０の垂
直方向くぼみはＶ字溝のホスグラフイツクマスキ
ング及びエツチングと同時にホトグラフイツクマ
スキング及びエツチングにより得られることが可
能である。
第６図に示す状態から出発して機械的圧着が加
れられた後にわずかな機械的引離し力が加えられ
るがこの引離し力は、チツプパツド２４の左側上
面と間隔層２５の左側底面との間に垂直方向間隔
ｙ（第７図）を形成するのに十分であり、かつチ
ツプパツド２４と沈込み面部分３０との間に垂直
方向間隔を形成するのに十分であればよい。代表
例ではこの間隔ｙは約２マイクロメートルであ
る。チツプ１０１の回路を電気的に使用する前
に、チツプ底面の曲がり変化のある場合により大
きな追従性すなわちより大きな公差又は余裕をも
たせるためにこの層２５はこの層のホトレジスト
材料（但し窒化ケイ素でない場合）を酸素プラズ
マ処理により除去可能である。この構造（第７
図）は、不均一温度変化によるチツプ１０１、キ
ヤリア１０の横方向における不均一熱膨張により
誘起される歪みに対し相対的自由度を有するとい
う追加の利点を有する。従つてこの構造は、第１
図ないし第３図に示す実施態様であれば破損させ
たであろうような歪みが運転中に例え発生した場
合であつても、このような歪みにに抵抗すること
を補償する。機械的強度をさらに上げるために、
チツプパツド２４用材料として金メツキされたニ
ツケルを使用可能である。
第８図は、いくつかの又は全てのチツプ−チツ
プ間相互接続が別個のチツプ−チツプ間相互接続
配線板２０１を介して得られるところの他の実施
態様を示す。板２０１はキヤリアパツド４４，５
４と及び代表例ではその他の多数のキヤリアパツ
ド（図示せず））とに接着される相互接続板パツ
ド６４，７４と及び代表例ではその他の多数の相
互接続板パツド（図示せず）とによりキヤリア１
０に装着される。その接着は、例えばキヤリアパ
ツド１４に接着されるチツプパツド２４によりチ
ツプ１０１ががキヤリア１０に装着されるのと同
じように得られる。このようにしてチツプ１０
１，１０２から出る相互接続配線部分１３及び従
つてパツド２４，３４は相互接続板２０１のパツ
ド６４，７４と、さらに相互接続ライン６３，７
３と及びおそらく存在するであろう板２０１の他
のパツド（図示なし）とを介して相互接続され
る。
相互接続板２０１はトランジスタを有しない単
なるICチツプの形状をとることが可能であるが、
種々の相互接続板パツドを電気的に相互接続する
ように配置された配線（代表例では多レベル）を
有するだけでもよい。板パツドの各々はICチツ
プパツドと同様に構成される。さらにチツプ−チ
ツプ間電気的相互接続は、板２０１を機械的に引
離しかつ除去し、それを相互接続ラインの異なる
パターンを有する他の板との交換することにより
修正可能である。またチツプ−チツプ間相互接続
板の破損部は同様に破損した相互接続板を除去し
その後に他の正常作動板と交換することにより修
理が可能である。
本発明を特定の実施態様について詳細に説明し
てきたがが、本発明の範囲から逸脱することなく
種々の修正態様が可能である。例えばキヤリアパ
ツドの表面に表層部構造を形成するために、シリ
コン内にＶ字溝以外のエツチングピツトを使用可
能である。シリコンにおいて、例えば（110）方
位シリコンウエーハ面上の結晶（111）稜を有す
るエツチングピツトはＶ字溝よりもむしろ垂直側
壁を有するように製作可能であろう。上から見て
Ｌ字形状又は正方形状であるこのようなエツチン
グピツト又はＶ字溝の代りに、対応する形状を有
したエツチング用マスクを使用することによりシ
リコンキヤリア内に伸長トレンチＶ字溝のような
他の形状をエツチングすることが可能である。下
側に存在するシリコンをエツチングする代りに金
のキヤリアパツドの上面をリソグラフイツクでエ
ツチングすることによりまたはニツケル上に金を
電気メツキすることにより、（下側に存在するシ
リコンに最初に表層部構造を形成することなし
に）キヤリアパツドの金それ自体の表面に直接表
層部構造を形成可能であろう。さらに、金メツキ
されたニツケルは金だけよりも大きい破壊強度を
有する。このより大きい破壊強度は、接着部分を
引離すときに接着部分が希望どおりに脱着される
前に機械的引離し力に応じてチツプパツドの中央
部分が引裂かれたり破壊したりしてこれによりチ
ツプの他のキヤリアへの再利用を不可能にするよ
うな好ましくない傾向が存在するところの第６
図、第７図の実施態様においては特に好ましい。
表面の表層部構造形成は、溝の代りに複数のピラ
ー（コラム）、ピラミツド又は他の突起を表面上
に形成することによつても形成可能である。
また表面の表層部構造形成はエツチングに対し
てマスキングされた溝の頂部を除き全表面を異方
性に所定深さにエツチングすることにより達成可
能である。代替方法として表層部構造形成は、パ
ツドの領域内にのみ金属を選択的に堆積させてそ
の後に堆積金属層内に溝を形成することにより達
成される。機械的及び電気的に単に安定した外部
アクセスをするためには、１個以上の多数のチツ
プの代りに１個のチツプだけをキヤリアに装着す
ることも可能である。
キヤリアに対してはシリコンの代りにガラス又
はセラミツクのような他の材料の使用が可能であ
り；またチツプそれ自体はシリコンの代りに結晶
ヒ化ガリウムであつてもよい。
さらに本発明の溶着工程は室温より高い温度又
は室温より低い温度において行うことが可能であ
り、前者は必要ならばより強い接着を目的とし
（但し約300℃を上回らないようにする）、後者は
表層部構造が形成されているキヤリアパツド表面
に沿つてチツプパツド表面が滑動することにより
（場合により）発生される好ましくない量の熱量
が存在する場合でも温度をかなり低く維持するこ
とにより集積回路を保護することを目的とする。
溶着は又（例えばフラツク用として）選択された
ガス又は液体を含む環境内でも実施可能である。
最後に、溶着は全てのパツドの表面をオゾンを
発生する短紫外光線すなわち約250ナノメートル
に等しい波長の光線に露出することによりそれら
の表面を前洗浄するステツプと、それに続く圧着
接着（冷間溶着）のステツプとにより実施可能で
あり、この場合いずれかのステツプ又は両ステツ
プが真空室の中で行われる。
尚、特許請求の範囲の参照番号は単に発明の理
解のためで、発明を限定するものではない。
【図面の簡単な説明】
第１図は、本発明の特定実施態様による半導体
集積回路チツプ−チツプ間相互接続構造の側断面
図；第２図は、接着による組立て直前における第
１図に示す構造の一部分のやや拡大側断面図；第
３図は、第１図に示す構造の一部分のさらにやや
拡大された側断面図；第４図は、本発明の他の特
定実施態様による組立て直前における半導体集積
回路チツプ−チツプ間相互接続構造の側断面図；
第５図は、本発明のさらに他の特定実施態様によ
る表層部構造が形成されたチツプ−キヤリアの一
部分の平面図；第６図は、本発明の他の特定実施
態様による接着による組立て直前における第１図
の一部分のやや拡大側断面図；第７図は、組立て
直後における第６図と同じ部分の側断面図；及
び、第８図は、本発明のさらに他の特定実施態様
による半導体集積回路チツプ−チツプ間相互接続
構造の側断面図である。 １０…キヤリア、１２，１４，４４，５４…キ
ヤリアパツド、１３…金属配線相互接続部、２
４，３４…チツプパツド、２５…絶縁材料層、３
０…くぼみ（凹所）、１０１，１０２……半導体
集積回路チツプ。

Claims (1)

  1. 【特許請求の範囲】 １ チツプの主要表面上に配置された複数の金属
    チツプパツド２４に接続された集積回路を有する
    半導体集積回路チツプ１０１の組合体において： 前記チツプパツドに接着される金属キヤリアパ
    ツド１４を有する金属配線相互接続部１３がその
    上に配置されるキヤリア１０を有し、 キヤリアパツド、チツプパツドまたは両パツド
    の各々１マイクロメートル以下のオーダーの造形
    寸法で表層部構造が形成される ことを特徴とする半導体集積回路の組合体。 ２ 各チツプパツドが絶縁層によりチツプの主要
    表面から分離された部分を有し； キヤリアパツドが、絶縁層の下側に存在する補
    足領域内のチツプパツドの下側に存在し、平滑面
    に対して垂直方向にくぼみが形成される第２の部
    分を有し、 絶縁材料がチツプパツドに対し粘着性を殆ど有
    さないかまたは全く有さない； ことを特徴とする請求項１記載の組合体。 ３ キヤリアがシリコンウエーハからなることを
    特徴とする請求項２記載の組合体。 ４ シリコンウエーハがキヤリアパツドの下側に
    存在する部分の各々に複数のＶ字溝を有すること
    を特徴とする請求項３記載の組合体。 ５ チツプパツドの表面が本質的に金であること
    を特徴とする請求項２記載の組合体。 ６ キヤリアパツドの表面が本質的に金であり；
    及び、 チツプパツドが機械的に引離すことによりキヤ
    リアパツドから非破壊的に脱着可能である； ことを特徴とする請求項５記載の組合体。 ７ チツプキヤリアがキヤリアパツドの下側に存
    在する部分に表層部構造が形成されたシリコンウ
    エーハからなることを特徴とする請求項１記載の
    組合体。 ８ シリコンウエーハがキヤリアパツドの下側に
    存在する部分の各々に複数のＶ字溝を有すること
    を特徴とする請求項７記載の組合体。 ９ 造形寸法が約２マイクロメートル以下である
    ことを特徴とする請求項１記載の組合体。 １０ チツプパツドに接着されるキヤリアパツド
    のり領域が本質的に金であり；及び、 チツプパツドが機械的に引離すことによりキヤ
    リアパツドから被破懐的に脱着可能である； ことを特徴とする請求項１０記載の組合体。 １１ チツプパツドの表面が本質的に金であるこ
    とを特徴とする請求項１０記載の組合体。 １２ チツプパツドの表面が本質的に金であるこ
    とを特徴とする請求項１記載の組合体。 １３ 各々分離した複数の分離チツプパツドを有
    する集積回路チツプを、各々チツプパツドにそれ
    ぞれ対応するキヤリアパツドを有するキヤリアに
    接着する半導体集積回路チツプ接着方法におい
    て： (a) キヤリアパツド、チツプパツド、又はその両
    方に対し、１ミクロン以下の造形寸法を有する
    表層部構造を形成する表層部構造形成ステツプ
    と； (b) 所定温度を有する雰囲気内で、所定圧力で所
    定時間間隔の間チツプパツドを対応のキヤリア
    パツドに対し圧着し、接着するステツプと； ことを特徴とする半導体集積回路チツプ接着方
    法。 １４ 所定の温度は実質的に室温であり；及びチ
    ツプパツドとキヤリアパツドとの間にはいかなる
    材料も介在しない； ことを特徴とする請求項１３記載の方法。 １５ チツプパツドの領域に接着されるキヤリア
    パツドの領域が本質的に金で被覆され；及び チツプパツドとキヤリアパツドとの間にはいか
    なる材料も介在しない； ことを特徴とする請求項１３記載の方法。 １６ キヤリアパツドの表層部構造形成がキヤリ
    アパツドが配置されるキヤリアの領域におけるキ
    ヤリアの主要表面に表層部構造を形成するステツ
    プを含み、及び その後にキヤリアパツドがキヤリアの主要表面
    上に堆積され、これによりチツプパツドに接着さ
    れるキヤリアパツドの領域においてもまた表層部
    構造が形成されることを特徴とする請求項１５記
    載の方法。 １７ チツプパツドの領域が本質的に金であるこ
    とを特徴とする請求項１５記載の方法。
JP1184845A 1988-07-21 1989-07-19 半導体集積回路チップの組合体及びその接着方法 Granted JPH0267742A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003510815A (ja) * 1999-09-20 2003-03-18 テレフオンアクチーボラゲット エル エム エリクソン（パブル） 能動素子上に設けられた接着パッドを備える半導体チップ

Families Citing this family (182)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323035A (en) * 1992-10-13 1994-06-21 Glenn Leedy Interconnection structure for integrated circuits and method for making same
US4937653A (en) * 1988-07-21 1990-06-26 American Telephone And Telegraph Company Semiconductor integrated circuit chip-to-chip interconnection scheme
US5640762A (en) 1988-09-30 1997-06-24 Micron Technology, Inc. Method and apparatus for manufacturing known good semiconductor die
US5634267A (en) * 1991-06-04 1997-06-03 Micron Technology, Inc. Method and apparatus for manufacturing known good semiconductor die
US5169745A (en) * 1989-09-12 1992-12-08 Ricoh Company, Ltd. Optical information recording medium
CA2034703A1 (en) * 1990-01-23 1991-07-24 Masanori Nishiguchi Substrate for packaging a semiconductor device
US5124281A (en) * 1990-08-27 1992-06-23 At&T Bell Laboratories Method of fabricating a photonics module comprising a spherical lens
NL9001982A (nl) * 1990-09-10 1992-04-01 Koninkl Philips Electronics Nv Interconnectiestructuur.
JP3137375B2 (ja) * 1990-09-20 2001-02-19 株式会社東芝 圧接型半導体装置
US7198969B1 (en) 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US20010030370A1 (en) * 1990-09-24 2001-10-18 Khandros Igor Y. Microelectronic assembly having encapsulated wire bonding leads
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5214844A (en) * 1990-12-17 1993-06-01 Nchip, Inc. Method of assembling integrated circuits to a silicon board
US5274270A (en) * 1990-12-17 1993-12-28 Nchip, Inc. Multichip module having SiO2 insulating layer
US5134539A (en) * 1990-12-17 1992-07-28 Nchip, Inc. Multichip module having integral decoupling capacitor
US5262674A (en) * 1991-02-04 1993-11-16 Motorola, Inc. Chip carrier for an integrated circuit assembly
US6219908B1 (en) * 1991-06-04 2001-04-24 Micron Technology, Inc. Method and apparatus for manufacturing known good semiconductor die
US5541525A (en) * 1991-06-04 1996-07-30 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
US5559444A (en) * 1991-06-04 1996-09-24 Micron Technology, Inc. Method and apparatus for testing unpackaged semiconductor dice
US5495179A (en) * 1991-06-04 1996-02-27 Micron Technology, Inc. Carrier having interchangeable substrate used for testing of semiconductor dies
US5686317A (en) * 1991-06-04 1997-11-11 Micron Technology, Inc. Method for forming an interconnect having a penetration limited contact structure for establishing a temporary electrical connection with a semiconductor die
US6828812B2 (en) * 1991-06-04 2004-12-07 Micron Technology, Inc. Test apparatus for testing semiconductor dice including substrate with penetration limiting contacts for making electrical connections
US5578934A (en) * 1991-06-04 1996-11-26 Micron Technology, Inc. Method and apparatus for testing unpackaged semiconductor dice
US5946553A (en) * 1991-06-04 1999-08-31 Micron Technology, Inc. Process for manufacturing a semiconductor package with bi-substrate die
US6094058A (en) 1991-06-04 2000-07-25 Micron Technology, Inc. Temporary semiconductor package having dense array external contacts
US5716218A (en) * 1991-06-04 1998-02-10 Micron Technology, Inc. Process for manufacturing an interconnect for testing a semiconductor die
US5585282A (en) * 1991-06-04 1996-12-17 Micron Technology, Inc. Process for forming a raised portion on a projecting contact for electrical testing of a semiconductor
US5815000A (en) * 1991-06-04 1998-09-29 Micron Technology, Inc. Method for testing semiconductor dice with conventionally sized temporary packages
US6340894B1 (en) 1991-06-04 2002-01-22 Micron Technology, Inc. Semiconductor testing apparatus including substrate with contact members and conductive polymer interconnect
US5519332A (en) * 1991-06-04 1996-05-21 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
US5444300A (en) * 1991-08-09 1995-08-22 Sharp Kabushiki Kaisha Semiconductor apparatus with heat sink
US5578526A (en) * 1992-03-06 1996-11-26 Micron Technology, Inc. Method for forming a multi chip module (MCM)
KR940001341A (ko) * 1992-06-29 1994-01-11 디. 아이. 캐플란 전자 장치로의 빠른 전기 접근을 위한 순간 접속법
US20050062492A1 (en) * 2001-08-03 2005-03-24 Beaman Brian Samuel High density integrated circuit apparatus, test probe and methods of use thereof
US5371654A (en) * 1992-10-19 1994-12-06 International Business Machines Corporation Three dimensional high performance interconnection package
JPH06188385A (ja) * 1992-10-22 1994-07-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5291572A (en) * 1993-01-14 1994-03-01 At&T Bell Laboratories Article comprising compression bonded parts
US5545589A (en) * 1993-01-28 1996-08-13 Matsushita Electric Industrial Co., Ltd. Method of forming a bump having a rugged side, a semiconductor device having the bump, and a method of mounting a semiconductor unit and a semiconductor device
US5461333A (en) * 1993-03-15 1995-10-24 At&T Ipm Corp. Multi-chip modules having chip-to-chip interconnections with reduced signal voltage level and swing
US5326428A (en) 1993-09-03 1994-07-05 Micron Semiconductor, Inc. Method for testing semiconductor circuitry for operability and method of forming apparatus for testing semiconductor circuitry for operability
US5478779A (en) 1994-03-07 1995-12-26 Micron Technology, Inc. Electrically conductive projections and semiconductor processing method of forming same
US5592736A (en) * 1993-09-03 1997-01-14 Micron Technology, Inc. Fabricating an interconnect for testing unpackaged semiconductor dice having raised bond pads
US6414506B2 (en) 1993-09-03 2002-07-02 Micron Technology, Inc. Interconnect for testing semiconductor dice having raised bond pads
US5483741A (en) * 1993-09-03 1996-01-16 Micron Technology, Inc. Method for fabricating a self limiting silicon based interconnect for testing bare semiconductor dice
US5677203A (en) * 1993-12-15 1997-10-14 Chip Supply, Inc. Method for providing known good bare semiconductor die
US5620906A (en) 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
US5632631A (en) * 1994-06-07 1997-05-27 Tessera, Inc. Microelectronic contacts with asperities and methods of making same
US5615824A (en) * 1994-06-07 1997-04-01 Tessera, Inc. Soldering with resilient contacts
US6117694A (en) * 1994-07-07 2000-09-12 Tessera, Inc. Flexible lead structures and methods of making same
US6361959B1 (en) 1994-07-07 2002-03-26 Tessera, Inc. Microelectronic unit forming methods and materials
US6828668B2 (en) * 1994-07-07 2004-12-07 Tessera, Inc. Flexible lead structures and methods of making same
US5518964A (en) * 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US6429112B1 (en) * 1994-07-07 2002-08-06 Tessera, Inc. Multi-layer substrates and fabrication processes
US5798286A (en) * 1995-09-22 1998-08-25 Tessera, Inc. Connecting multiple microelectronic elements with lead deformation
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US6848173B2 (en) * 1994-07-07 2005-02-01 Tessera, Inc. Microelectric packages having deformed bonded leads and methods therefor
US5830782A (en) * 1994-07-07 1998-11-03 Tessera, Inc. Microelectronic element bonding with deformation of leads in rows
US5675179A (en) * 1995-01-13 1997-10-07 Vlsi Technology, Inc. Universal test die and method for fine pad pitch designs
AT407773B (de) * 1995-09-22 2001-06-25 Avl Verbrennungskraft Messtech Viertakt-brennkraftmaschine
US5795194A (en) * 1995-09-29 1998-08-18 Berg Technology, Inc. Electrical connector with V-grooves
KR100202998B1 (ko) * 1995-12-02 1999-06-15 남재우 마이크로 팁을 갖는 웨이퍼 프로브 카드 및 그 제조방법
US5789278A (en) * 1996-07-30 1998-08-04 Micron Technology, Inc. Method for fabricating chip modules
JP2870497B2 (ja) 1996-08-01 1999-03-17 日本電気株式会社 半導体素子の実装方法
US6493934B2 (en) 1996-11-12 2002-12-17 Salman Akram Method for sawing wafers employing multiple indexing techniques for multiple die dimensions
US6006739A (en) * 1996-11-12 1999-12-28 Micron Technology, Inc. Method for sawing wafers employing multiple indexing techniques for multiple die dimensions
US6250192B1 (en) * 1996-11-12 2001-06-26 Micron Technology, Inc. Method for sawing wafers employing multiple indexing techniques for multiple die dimensions
US6037786A (en) * 1996-12-13 2000-03-14 International Business Machines Corporation Testing integrated circuit chips
SE508968C2 (sv) * 1996-12-19 1998-11-23 Ericsson Telefon Ab L M Förfarande för att göra elastiska kulor
US6016060A (en) * 1997-03-25 2000-01-18 Micron Technology, Inc. Method, apparatus and system for testing bumped semiconductor components
US5962921A (en) * 1997-03-31 1999-10-05 Micron Technology, Inc. Interconnect having recessed contact members with penetrating blades for testing semiconductor dice and packages with contact bumps
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
JPH10303252A (ja) 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
JP3704883B2 (ja) * 1997-05-01 2005-10-12 コニカミノルタホールディングス株式会社 有機エレクトロルミネセンス素子及びその製造方法
US5931685A (en) * 1997-06-02 1999-08-03 Micron Technology, Inc. Interconnect for making temporary electrical connections with bumped semiconductor components
US6040702A (en) * 1997-07-03 2000-03-21 Micron Technology, Inc. Carrier and system for testing bumped semiconductor components
US6072326A (en) 1997-08-22 2000-06-06 Micron Technology, Inc. System for testing semiconductor components
US5977642A (en) * 1997-08-25 1999-11-02 International Business Machines Corporation Dendrite interconnect for planarization and method for producing same
JPH11214450A (ja) 1997-11-18 1999-08-06 Matsushita Electric Ind Co Ltd 電子部品実装体とそれを用いた電子機器と電子部品実装体の製造方法
US6028436A (en) 1997-12-02 2000-02-22 Micron Technology, Inc. Method for forming coaxial silicon interconnects
JP4311774B2 (ja) 1998-03-11 2009-08-12 富士通株式会社 電子部品パッケージおよびプリント配線板
JP3278055B2 (ja) * 1998-06-30 2002-04-30 セイコーインスツルメンツ株式会社 電子回路装置
US6221750B1 (en) 1998-10-28 2001-04-24 Tessera, Inc. Fabrication of deformable leads of microelectronic elements
US6441315B1 (en) * 1998-11-10 2002-08-27 Formfactor, Inc. Contact structures with blades having a wiping motion
US6980017B1 (en) 1999-03-10 2005-12-27 Micron Technology, Inc. Test interconnect for bumped semiconductor components and method of fabrication
US6468638B2 (en) 1999-03-16 2002-10-22 Alien Technology Corporation Web process interconnect in electronic assemblies
US6222280B1 (en) 1999-03-22 2001-04-24 Micron Technology, Inc. Test interconnect for semiconductor components having bumped and planar contacts
US6437591B1 (en) 1999-03-25 2002-08-20 Micron Technology, Inc. Test interconnect for bumped semiconductor components and method of fabrication
US6396291B1 (en) 1999-04-23 2002-05-28 Micron Technology, Inc. Method for testing semiconductor components
US6333207B1 (en) 1999-05-24 2001-12-25 Tessera, Inc. Peelable lead structure and method of manufacture
US6285203B1 (en) 1999-06-14 2001-09-04 Micron Technology, Inc. Test system having alignment member for aligning semiconductor components
US6556030B1 (en) * 1999-09-01 2003-04-29 Micron Technology, Inc. Method of forming an electrical contact
US6759858B2 (en) * 1999-10-20 2004-07-06 Intel Corporation Integrated circuit test probe having ridge contact
JP2001124961A (ja) * 1999-10-29 2001-05-11 Kyocera Corp 光部品実装用基板及びその製造方法
ATE459099T1 (de) 2000-03-10 2010-03-15 Chippac Inc Flipchip-verbindungsstruktur und dessen herstellungsverfahren
US10388626B2 (en) 2000-03-10 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming flipchip interconnect structure
DE10014300A1 (de) * 2000-03-23 2001-10-04 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US6525413B1 (en) 2000-07-12 2003-02-25 Micron Technology, Inc. Die to die connection method and assemblies and packages including dice so connected
US6350386B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly
US6350632B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with ball bond connection joint
US6511865B1 (en) 2000-09-20 2003-01-28 Charles W. C. Lin Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly
US6448108B1 (en) 2000-10-02 2002-09-10 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6544813B1 (en) 2000-10-02 2003-04-08 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6984576B1 (en) 2000-10-13 2006-01-10 Bridge Semiconductor Corporation Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip
US6537851B1 (en) 2000-10-13 2003-03-25 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace to a semiconductor chip
US6576493B1 (en) 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US6872591B1 (en) 2000-10-13 2005-03-29 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a conductive trace and a substrate
US6673710B1 (en) 2000-10-13 2004-01-06 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip
US7262082B1 (en) 2000-10-13 2007-08-28 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture
US7071089B1 (en) 2000-10-13 2006-07-04 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a carved bumped terminal
US7190080B1 (en) 2000-10-13 2007-03-13 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US7094676B1 (en) 2000-10-13 2006-08-22 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US6440835B1 (en) 2000-10-13 2002-08-27 Charles W. C. Lin Method of connecting a conductive trace to a semiconductor chip
US6699780B1 (en) 2000-10-13 2004-03-02 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching
US7264991B1 (en) 2000-10-13 2007-09-04 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using conductive adhesive
US7075186B1 (en) 2000-10-13 2006-07-11 Bridge Semiconductor Corporation Semiconductor chip assembly with interlocked contact terminal
US7132741B1 (en) 2000-10-13 2006-11-07 Bridge Semiconductor Corporation Semiconductor chip assembly with carved bumped terminal
US6576539B1 (en) 2000-10-13 2003-06-10 Charles W.C. Lin Semiconductor chip assembly with interlocked conductive trace
US7129113B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar in an encapsulant aperture
US7319265B1 (en) 2000-10-13 2008-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with precision-formed metal pillar
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
US6548393B1 (en) 2000-10-13 2003-04-15 Charles W. C. Lin Semiconductor chip assembly with hardened connection joint
US6949408B1 (en) 2000-10-13 2005-09-27 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US7414319B2 (en) * 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US6908788B1 (en) 2000-10-13 2005-06-21 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using a metal base
US6667229B1 (en) 2000-10-13 2003-12-23 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip
US7129575B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped metal pillar
US6492252B1 (en) 2000-10-13 2002-12-10 Bridge Semiconductor Corporation Method of connecting a bumped conductive trace to a semiconductor chip
US6876072B1 (en) 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
US7009297B1 (en) 2000-10-13 2006-03-07 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal particle
US6444489B1 (en) 2000-12-15 2002-09-03 Charles W. C. Lin Semiconductor chip assembly with bumped molded substrate
US6735387B1 (en) 2001-01-10 2004-05-11 Tim Schnell Motion detector camera
JP2002222832A (ja) * 2001-01-29 2002-08-09 Nec Corp 半導体装置及び半導体素子の実装方法
US6653170B1 (en) 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
US6707684B1 (en) 2001-04-02 2004-03-16 Advanced Micro Devices, Inc. Method and apparatus for direct connection between two integrated circuits via a connector
US6606247B2 (en) * 2001-05-31 2003-08-12 Alien Technology Corporation Multi-feature-size electronic structures
US20020185121A1 (en) * 2001-06-06 2002-12-12 Farnworth Warren M. Group encapsulated dicing chuck
US20030113947A1 (en) 2001-12-19 2003-06-19 Vandentop Gilroy J. Electrical/optical integration scheme using direct copper bonding
US7214569B2 (en) * 2002-01-23 2007-05-08 Alien Technology Corporation Apparatus incorporating small-feature-size and large-feature-size components and method for making same
US20040105244A1 (en) * 2002-08-06 2004-06-03 Ilyas Mohammed Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions
US7253735B2 (en) 2003-03-24 2007-08-07 Alien Technology Corporation RFID tags and processes for producing RFID tags
JP4036786B2 (ja) * 2003-04-24 2008-01-23 唯知 須賀 電子部品実装方法
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
DE102005049235B4 (de) * 2004-10-20 2009-07-09 Panasonic Corp., Kadoma Schalter und Verfahren zum Herstellen desselben
AU2005304910B2 (en) 2004-11-04 2010-11-18 Microchips, Inc. Compression and cold weld sealing methods and devices
US7452748B1 (en) 2004-11-08 2008-11-18 Alien Technology Corporation Strap assembly comprising functional block deposited therein and method of making same
US7551141B1 (en) 2004-11-08 2009-06-23 Alien Technology Corporation RFID strap capacitively coupled and method of making same
US7353598B2 (en) * 2004-11-08 2008-04-08 Alien Technology Corporation Assembly comprising functional devices and method of making same
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
US7446419B1 (en) 2004-11-10 2008-11-04 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar of stacked metal balls
US7268421B1 (en) 2004-11-10 2007-09-11 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond
US7385284B2 (en) * 2004-11-22 2008-06-10 Alien Technology Corporation Transponder incorporated into an electronic device
US7688206B2 (en) * 2004-11-22 2010-03-30 Alien Technology Corporation Radio frequency identification (RFID) tag for an item having a conductive layer included or attached
US7542301B1 (en) 2005-06-22 2009-06-02 Alien Technology Corporation Creating recessed regions in a substrate and assemblies having such recessed regions
US7630174B2 (en) 2006-01-20 2009-12-08 Hitachi Global Storage Technologies Netherlands B.V. Suspension and prober designs for recording head testing
ITMI20060478A1 (it) 2006-03-16 2007-09-17 Eles Semiconductor Equipment Spa Sistema per contattare dispositivim elettronici e relativo metodo di produzione basato su filo conduttore annegato in materiale isolante
WO2007129496A1 (ja) * 2006-04-07 2007-11-15 Murata Manufacturing Co., Ltd. 電子部品およびその製造方法
US7704107B1 (en) * 2006-05-09 2010-04-27 Randall Mark Desmond Conductive coil connector for reconfigurable electrical circuit element
DE102006028719B4 (de) * 2006-06-20 2008-05-08 Infineon Technologies Ag Halbleiterbauteil mit Halbleiterchipstapel und Verbindungselementen sowie Verfahren zur Herstellung des Halbleiterbauteils
EP2054931A2 (en) * 2006-08-17 2009-05-06 Nxp B.V. Reducing stress between a substrate and a projecting electrode on the substrate
US7494843B1 (en) 2006-12-26 2009-02-24 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
WO2008071576A2 (de) * 2006-12-11 2008-06-19 Continental Automotive Gmbh Schaltungsanordnung und verfahren zum herstellen einer schaltungsanordnung
JP2009038139A (ja) * 2007-07-31 2009-02-19 Panasonic Corp 半導体装置およびその製造方法
US8238114B2 (en) * 2007-09-20 2012-08-07 Ibiden Co., Ltd. Printed wiring board and method for manufacturing same
FR2928033B1 (fr) 2008-02-22 2010-07-30 Commissariat Energie Atomique Composant de connexion muni d'inserts creux.
DE102009002363B4 (de) * 2009-04-14 2019-03-07 Robert Bosch Gmbh Verfahren zum Befestigen einer ersten Trägereinrichtung an einer zweiten Trägereinrichtung
US20120146247A1 (en) * 2010-10-04 2012-06-14 Itzhak Pomerantz Pre-treatment of memory cards for binding glue and other curable fluids
US20120081860A1 (en) * 2010-10-04 2012-04-05 Itzhak Pomerantz Pre-treatment of memory cards for ink jet printing
JP2012124452A (ja) * 2010-12-06 2012-06-28 Samsung Electro-Mechanics Co Ltd プリント基板およびその製造方法
US8649820B2 (en) 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
USD703208S1 (en) 2012-04-13 2014-04-22 Blackberry Limited UICC apparatus
US8936199B2 (en) 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
USD701864S1 (en) * 2012-04-23 2014-04-01 Blackberry Limited UICC apparatus
US20130288070A1 (en) * 2012-04-27 2013-10-31 Analog Devices, Inc. Method for Creating Asperities in Metal for Metal-to-Metal Bonding
JP6648671B2 (ja) * 2016-11-15 2020-02-14 株式会社デンソー 金属部材および金属部材と樹脂部材との複合体並びにそれらの製造方法
DE102019119521A1 (de) 2019-07-18 2021-01-21 Infineon Technologies Ag Chipgehäuse und verfahren zur herstellung eines chipgehäuses
CN112743269A (zh) * 2020-12-31 2021-05-04 昆山哈工万洲焊接研究院有限公司 一种微纳尺寸片与片的冷焊方法
CN113078055B (zh) * 2021-03-23 2024-04-23 浙江集迈科微电子有限公司 一种不规则晶圆互联结构及互联工艺
CN116944759A (zh) * 2023-09-20 2023-10-27 武汉高芯科技有限公司 一种低接触电阻的倒装焊加工方法及倒装互联结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1070302B (ja) * 1959-09-30
BE624264A (ja) * 1961-10-31 1900-01-01
DE2556469C3 (de) * 1975-12-15 1978-09-07 Siemens Ag, 1000 Berlin Und 8000 Muenchen Halbleiterbauelement mit Druckkontakt
IT1112620B (it) * 1977-04-15 1986-01-20 Ibm Connettore elettrico perfezionato
FR2387529A1 (fr) * 1977-04-15 1978-11-10 Ibm Contacts et connexions electriques a dendrites
JPS54145476A (en) * 1978-05-06 1979-11-13 Toshiba Corp Package for semiconductor
US4263702A (en) * 1979-05-18 1981-04-28 The United States Of America As Represented By The Secretary Of The Army Method of making a quartz resonator
DE2926756C2 (de) * 1979-07-03 1984-03-22 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Schottky-Dioden-Anordnung
US4670770A (en) * 1984-02-21 1987-06-02 American Telephone And Telegraph Company Integrated circuit chip-and-substrate assembly
JPS60186042A (ja) * 1984-03-05 1985-09-21 Ngk Spark Plug Co Ltd セラミツクパツケ−ジ
JPS60194545A (ja) * 1984-03-16 1985-10-03 Hitachi Ltd 半導体装置およびその製造方法
JPS61172362A (ja) * 1985-01-28 1986-08-04 Seiko Epson Corp ボンデイング電極構造
US4695870A (en) * 1986-03-27 1987-09-22 Hughes Aircraft Company Inverted chip carrier
GB2215125B (en) * 1988-02-22 1991-04-24 Mitsubishi Electric Corp Semiconductor device
US4937653A (en) * 1988-07-21 1990-06-26 American Telephone And Telegraph Company Semiconductor integrated circuit chip-to-chip interconnection scheme
US5124281A (en) * 1990-08-27 1992-06-23 At&T Bell Laboratories Method of fabricating a photonics module comprising a spherical lens

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003510815A (ja) * 1999-09-20 2003-03-18 テレフオンアクチーボラゲット エル エム エリクソン（パブル） 能動素子上に設けられた接着パッドを備える半導体チップ

Also Published As

Publication number Publication date
DE68918775D1 (de) 1994-11-17
US4937653A (en) 1990-06-26
EP0352020A3 (en) 1991-07-17
EP0352020A2 (en) 1990-01-24
USRE35119E (en) 1995-12-12
JPH0267742A (ja) 1990-03-07
EP0352020B1 (en) 1994-10-12
DE68918775T2 (de) 1995-02-16

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