JPH06188385A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06188385A JPH06188385A JP5184038A JP18403893A JPH06188385A JP H06188385 A JPH06188385 A JP H06188385A JP 5184038 A JP5184038 A JP 5184038A JP 18403893 A JP18403893 A JP 18403893A JP H06188385 A JPH06188385 A JP H06188385A
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 導電領域の表面積を増加させた構造および製
造方法を提供する。 【構成】 実質的に平坦な第１の表面粗度を有するシリ
コン基板１の表面にソース・ドレイン拡散領域３が形成
される。ソース・ドレイン拡散領域３の表面を被覆する
ように第１の表面粗度よりも大きい第２の表面粗度を有
する多結晶シリコン膜２５が形成される。この多結晶シ
リコン膜２５は、ソース・ドレイン拡散領域３の表面が
露出するまでエッチング除去される。このエッチング除
去によって、ソース・ドレイン拡散領域３の表面が第２
の表面粗度を有する。
造方法を提供する。 【構成】 実質的に平坦な第１の表面粗度を有するシリ
コン基板１の表面にソース・ドレイン拡散領域３が形成
される。ソース・ドレイン拡散領域３の表面を被覆する
ように第１の表面粗度よりも大きい第２の表面粗度を有
する多結晶シリコン膜２５が形成される。この多結晶シ
リコン膜２５は、ソース・ドレイン拡散領域３の表面が
露出するまでエッチング除去される。このエッチング除
去によって、ソース・ドレイン拡散領域３の表面が第２
の表面粗度を有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に導電領域の表面形状およびその製
造方法に関するものである。
製造方法に関し、特に導電領域の表面形状およびその製
造方法に関するものである。
【０００２】
【従来の技術】まず、従来の導電領域と配線層との接続
構造について説明する。
構造について説明する。
【０００３】図４９は、従来の導電領域と配線層との接
続構造を概略的に示す断面図である。図４９を参照し
て、シリコン基板４０１の分離酸化膜４０３により分離
される領域にはＭＯＳ（Metal Oxide Semiconductor ）
トランジスタ４１０が形成されている。
続構造を概略的に示す断面図である。図４９を参照し
て、シリコン基板４０１の分離酸化膜４０３により分離
される領域にはＭＯＳ（Metal Oxide Semiconductor ）
トランジスタ４１０が形成されている。
【０００４】このＭＯＳトランジスタ４１０は、１対の
ソース・ドレイン拡散領域４０９とゲート酸化膜４０５
とゲート電極４０７とを含んでいる。この１対のソース
・ドレイン拡散領域４０９は、シリコン基板４０１の表
面に所定の距離を隔てて形成されている。この１対のソ
ース・ドレイン拡散領域４０９に挟まれる領域上にゲー
ト酸化膜４０５を介在してゲート電極４０７が形成され
ている。このゲート電極４０７を被覆するように絶縁膜
４１１が形成されている。
ソース・ドレイン拡散領域４０９とゲート酸化膜４０５
とゲート電極４０７とを含んでいる。この１対のソース
・ドレイン拡散領域４０９は、シリコン基板４０１の表
面に所定の距離を隔てて形成されている。この１対のソ
ース・ドレイン拡散領域４０９に挟まれる領域上にゲー
ト酸化膜４０５を介在してゲート電極４０７が形成され
ている。このゲート電極４０７を被覆するように絶縁膜
４１１が形成されている。
【０００５】また、ＭＯＳトランジスタ４１０を被覆す
るようにシリコン基板４０１の表面全面に層間絶縁膜４
１３が形成されている。この層間絶縁膜４１３には、ソ
ース・ドレイン拡散領域４０９の一部表面を露出するコ
ンタクトホール４１３ａが形成されている。このコンタ
クトホール４１３ａを通じてソース・ドレイン拡散領域
４０９の表面と接するように配線層４１７が形成されて
いる。
るようにシリコン基板４０１の表面全面に層間絶縁膜４
１３が形成されている。この層間絶縁膜４１３には、ソ
ース・ドレイン拡散領域４０９の一部表面を露出するコ
ンタクトホール４１３ａが形成されている。このコンタ
クトホール４１３ａを通じてソース・ドレイン拡散領域
４０９の表面と接するように配線層４１７が形成されて
いる。
【０００６】図４９に示す従来の配線構造では、高集積
化に伴って以下に述べる弊害が生じる。
化に伴って以下に述べる弊害が生じる。
【０００７】高集積化に伴う素子の微細化により、必然
的にソース・ドレイン拡散領域４０９などの導電領域は
小さくなる。このため、この導電領域４０９の表面を露
出させるコンタクトホール４１３ａの径も縮小化され
る。これにより、配線層４１７と導電領域４０９の接触
部４１５ａの面積も縮小化される。
的にソース・ドレイン拡散領域４０９などの導電領域は
小さくなる。このため、この導電領域４０９の表面を露
出させるコンタクトホール４１３ａの径も縮小化され
る。これにより、配線層４１７と導電領域４０９の接触
部４１５ａの面積も縮小化される。
【０００８】一般に、配線層４１７と導電領域４０９と
の接触部４１５ａの抵抗値は、接触部４１５ａの面積に
依存し、その面積が大きいほど低抵抗となる。また通
常、接触部４１５ａの電気抵抗は１００Ω以下程度が要
求される。しかしながら、高集積化に伴う素子の微細化
により接触部４１５ａの面積が縮小化されると、接触部
４１５ａの電気抵抗は数１００〜数１０００Ωと高抵抗
となる。このように接触部４１５ａでの抵抗値が大きく
なった場合、電流駆動能力が低下し、次段の素子または
回路へ送られる電荷が少なくなる。このため、素子また
は回路の動作速度が遅くなり、最悪の場合には素子など
が動作しなくなる。
の接触部４１５ａの抵抗値は、接触部４１５ａの面積に
依存し、その面積が大きいほど低抵抗となる。また通
常、接触部４１５ａの電気抵抗は１００Ω以下程度が要
求される。しかしながら、高集積化に伴う素子の微細化
により接触部４１５ａの面積が縮小化されると、接触部
４１５ａの電気抵抗は数１００〜数１０００Ωと高抵抗
となる。このように接触部４１５ａでの抵抗値が大きく
なった場合、電流駆動能力が低下し、次段の素子または
回路へ送られる電荷が少なくなる。このため、素子また
は回路の動作速度が遅くなり、最悪の場合には素子など
が動作しなくなる。
【０００９】高集積化に伴う上記の弊害を防止するため
には、配線構造を以下の構造にすることが考えられる。
には、配線構造を以下の構造にすることが考えられる。
【００１０】 図５０に示すように配線層４１７と導
電領域４０９の接触部４１５ｂの形状を凹凸形状にする
ことにより、配線層４１７と導電領域４０９との接触面
積を増大させる。
電領域４０９の接触部４１５ｂの形状を凹凸形状にする
ことにより、配線層４１７と導電領域４０９との接触面
積を増大させる。
【００１１】 図５１に示すように配線層４１７と導
電領域４０９との間に局所配線層４１５ｃを設けて、配
線層４１７との接触面積を増大させる。
電領域４０９との間に局所配線層４１５ｃを設けて、配
線層４１７との接触面積を増大させる。
【００１２】なお、図５０、図５１について、図４９と
対応する部分については対応する符号により示してあ
る。またにいう局所配線層４１５ｃとは、単に導電領
域４０９と配線層４１７の間に設けられた導電層のこと
をいう。
対応する部分については対応する符号により示してあ
る。またにいう局所配線層４１５ｃとは、単に導電領
域４０９と配線層４１７の間に設けられた導電層のこと
をいう。
【００１３】の半導体基板の表面に凹凸を形成する方
法は、特開平３−２８０５３２号公報、特開平４−２６
１５３号公報に開示されている。
法は、特開平３−２８０５３２号公報、特開平４−２６
１５３号公報に開示されている。
【００１４】まず、特開平３−２８０５３２号公報に
は、導電領域と配線層との接続部に凹凸を有する半導体
装置の製造方法が示されている。以下、その製造工程に
ついて説明する。
は、導電領域と配線層との接続部に凹凸を有する半導体
装置の製造方法が示されている。以下、その製造工程に
ついて説明する。
【００１５】図５２〜図５５は、上記公報に開示された
半導体装置の製造方法を工程順に示す概略断面図であ
る。まず図５２を参照して、シリコン基板５０１の分離
酸化膜５０３により分離される領域に、１対のソース・
ドレイン拡散領域５０９とゲート酸化膜５０５とゲート
電極５０７とを含むＭＯＳトランジスタ５１０が形成さ
れる。この後、このＭＯＳトランジスタ５１０を被覆す
るようにシリコン基板５０１の表面全面に保護酸化膜５
１１が形成される。この保護酸化膜５１１の表面上には
フォトレジストが塗布され、フォトリソグラフィ工程な
どによって所望の形状にパターニングされてレジストパ
ターン５１３となる。このレジストパターン５１３をマ
スクとして保護酸化膜５１１にエッチングが施される。
これにより、保護酸化膜５１１には、ソース・ドレイン
拡散領域５０９の一部表面を露出するコンタクトホール
５１１ａが形成される。この後、レジストパターン５１
３が除去される。
半導体装置の製造方法を工程順に示す概略断面図であ
る。まず図５２を参照して、シリコン基板５０１の分離
酸化膜５０３により分離される領域に、１対のソース・
ドレイン拡散領域５０９とゲート酸化膜５０５とゲート
電極５０７とを含むＭＯＳトランジスタ５１０が形成さ
れる。この後、このＭＯＳトランジスタ５１０を被覆す
るようにシリコン基板５０１の表面全面に保護酸化膜５
１１が形成される。この保護酸化膜５１１の表面上には
フォトレジストが塗布され、フォトリソグラフィ工程な
どによって所望の形状にパターニングされてレジストパ
ターン５１３となる。このレジストパターン５１３をマ
スクとして保護酸化膜５１１にエッチングが施される。
これにより、保護酸化膜５１１には、ソース・ドレイン
拡散領域５０９の一部表面を露出するコンタクトホール
５１１ａが形成される。この後、レジストパターン５１
３が除去される。
【００１６】図５３を参照して、シリカフィルム（ＳＯ
Ｇ）と有機薄膜、たとえばフォトレジストからなる混入
液が回転塗布されてＳＯＧ混入のレジスト膜５１５が形
成される。
Ｇ）と有機薄膜、たとえばフォトレジストからなる混入
液が回転塗布されてＳＯＧ混入のレジスト膜５１５が形
成される。
【００１７】図５４を参照して、酸素プラズマの異方性
エッチングにより、ＳＯＧの粒をマスク５１５ａにして
ＳＯＧ混入のレジスト膜５１５のレジスト成分が除去さ
れる。粒々のパターンをマスク５１５ａとしてコンタク
トホール５１１ａから露出するシリコン基板５０１の表
面にエッチングが施される。
エッチングにより、ＳＯＧの粒をマスク５１５ａにして
ＳＯＧ混入のレジスト膜５１５のレジスト成分が除去さ
れる。粒々のパターンをマスク５１５ａとしてコンタク
トホール５１１ａから露出するシリコン基板５０１の表
面にエッチングが施される。
【００１８】図５５を参照して、これにより、コンタク
トホール５１１ａから露出する表面に凹凸５１９が形成
される。この後、マスク５１５ａが除去される。コンタ
クトホール５１１ａを通じて表面に凹凸を有するソース
・ドレイン拡散領域５１９に接するようにアルミニウム
・シリコン（ＡｌＳｉ）薄膜５１７がスパッタ法によっ
て堆積される。この薄膜５１７がフォトリソグラフィ法
などでパターニングされることにより所望の配線パター
ンが形成される。
トホール５１１ａから露出する表面に凹凸５１９が形成
される。この後、マスク５１５ａが除去される。コンタ
クトホール５１１ａを通じて表面に凹凸を有するソース
・ドレイン拡散領域５１９に接するようにアルミニウム
・シリコン（ＡｌＳｉ）薄膜５１７がスパッタ法によっ
て堆積される。この薄膜５１７がフォトリソグラフィ法
などでパターニングされることにより所望の配線パター
ンが形成される。
【００１９】なお、「１９８９年 第３６回 応用物理
学会関係連合講演会予稿集 第二分冊 ｐ．６６８」に
おいて、この特開平３−２８０５３２号公報に示された
方法と同様の方法により粗面化を行なうことが示されて
いる。すなわち、シリコン基板上に酸化膜と多結晶シリ
コン膜とを順に積層して堆積した後、上記の方法によ
り、多結晶シリコン膜の表面を粗面化することが示され
ている。この粗面化により多結晶シリコン膜の表面に形
成される凹凸の形状は、幅が０．１〜０．８μｍであ
り、深さが０〜０．６μｍである。
学会関係連合講演会予稿集 第二分冊 ｐ．６６８」に
おいて、この特開平３−２８０５３２号公報に示された
方法と同様の方法により粗面化を行なうことが示されて
いる。すなわち、シリコン基板上に酸化膜と多結晶シリ
コン膜とを順に積層して堆積した後、上記の方法によ
り、多結晶シリコン膜の表面を粗面化することが示され
ている。この粗面化により多結晶シリコン膜の表面に形
成される凹凸の形状は、幅が０．１〜０．８μｍであ
り、深さが０〜０．６μｍである。
【００２０】また特開平４−２６１５３号公報には、溝
の表面に凹凸を有する半導体装置の構成およびその製造
方法が示されている。この上記公報に示される半導体装
置の構成は、たとえばＤＲＡＭ（Dynamic Random Acces
s Memory）のトレンチ型メモリセルに適用されると考え
られる。ここで、一般的なＤＲＡＭのトレンチ型メモリ
セルの構成について説明する。
の表面に凹凸を有する半導体装置の構成およびその製造
方法が示されている。この上記公報に示される半導体装
置の構成は、たとえばＤＲＡＭ（Dynamic Random Acces
s Memory）のトレンチ型メモリセルに適用されると考え
られる。ここで、一般的なＤＲＡＭのトレンチ型メモリ
セルの構成について説明する。
【００２１】図５６は、一般的なＤＲＡＭのトレンチ型
メモリセルの構成を概略的に示す断面図である。図５６
を参照して、一般にＤＲＡＭのメモリセルには、１トラ
ンジスタ１キャパシタ型のメモリセルが採用される。す
なわち、１つのトランスファーゲートトランジスタ６１
０に１つのキャパシタ６２０が電気的に接続された構成
が採用される。シリコン基板６０１の分離酸化膜６０３
により分離された領域にこのメモリセルが形成されてい
る。
メモリセルの構成を概略的に示す断面図である。図５６
を参照して、一般にＤＲＡＭのメモリセルには、１トラ
ンジスタ１キャパシタ型のメモリセルが採用される。す
なわち、１つのトランスファーゲートトランジスタ６１
０に１つのキャパシタ６２０が電気的に接続された構成
が採用される。シリコン基板６０１の分離酸化膜６０３
により分離された領域にこのメモリセルが形成されてい
る。
【００２２】トランスファーゲートトランジスタ６１０
は、１対のソース・ドレイン拡散領域６０７とゲート酸
化膜６０５ａとゲート電極６１７とを含んでいる。１対
のソース・ドレイン拡散領域６０７は、所定の距離を隔
てて形成されている。この１対のソース・ドレイン拡散
領域６０７に挟まれる領域上にはゲート酸化膜６０５ａ
を介在してゲート電極６１７が形成されている。
は、１対のソース・ドレイン拡散領域６０７とゲート酸
化膜６０５ａとゲート電極６１７とを含んでいる。１対
のソース・ドレイン拡散領域６０７は、所定の距離を隔
てて形成されている。この１対のソース・ドレイン拡散
領域６０７に挟まれる領域上にはゲート酸化膜６０５ａ
を介在してゲート電極６１７が形成されている。
【００２３】キャパシタ６２０は、不純物拡散領域６０
７とキャパシタ誘電体膜６０９と電極層６１１とを含ん
でいる。シリコン基板６０１には溝６０１ｂが形成され
ている。この溝６０７の表面に一方電極となる不純物拡
散領域６０７が形成されている。この不純物拡散領域６
０７は、ソースもしくはドレイン拡散領域６０７のいず
れか一方と一体となっており、トランスファーゲートト
ランジスタ６１０と電気的に接続されている。溝６０１
ｂの表面に形成された不純物拡散領域６０７の表面を被
覆するようにキャパシタ誘電体膜６０９が薄く形成され
ている。この溝６０１ｂを埋込み、キャパシタ誘電体膜
６０９を介在して不純物拡散領域６０７と対向するよう
に他方電極となる電極層６１１が形成されている。この
キャパシタ６２０を被覆するように絶縁膜６１３が形成
されている。
７とキャパシタ誘電体膜６０９と電極層６１１とを含ん
でいる。シリコン基板６０１には溝６０１ｂが形成され
ている。この溝６０７の表面に一方電極となる不純物拡
散領域６０７が形成されている。この不純物拡散領域６
０７は、ソースもしくはドレイン拡散領域６０７のいず
れか一方と一体となっており、トランスファーゲートト
ランジスタ６１０と電気的に接続されている。溝６０１
ｂの表面に形成された不純物拡散領域６０７の表面を被
覆するようにキャパシタ誘電体膜６０９が薄く形成され
ている。この溝６０１ｂを埋込み、キャパシタ誘電体膜
６０９を介在して不純物拡散領域６０７と対向するよう
に他方電極となる電極層６１１が形成されている。この
キャパシタ６２０を被覆するように絶縁膜６１３が形成
されている。
【００２４】次に、特開平４−２６１５３号公報に示さ
れた溝の表面に凹凸を形成する方法について説明する。
れた溝の表面に凹凸を形成する方法について説明する。
【００２５】図５７〜図６０は、上記公報に示された溝
の表面に凹凸を形成する方法を工程順に示す概略断面図
である。まず図５７を参照して、シリコン基板７０１に
異方性プラズマエッチングにより溝７０１ａが形成され
る。シリコン基板７０１の表面および溝７０１ａにフォ
トレジスト７０３が塗布される。フォトレジスト７０３
は、露光処理などによりパターニングされる。この露光
処理時には、ｇ線（４３６ｎｍ）とＮＡ０．３５レンズ
を搭載したステッパとを用いて露光が施される。
の表面に凹凸を形成する方法を工程順に示す概略断面図
である。まず図５７を参照して、シリコン基板７０１に
異方性プラズマエッチングにより溝７０１ａが形成され
る。シリコン基板７０１の表面および溝７０１ａにフォ
トレジスト７０３が塗布される。フォトレジスト７０３
は、露光処理などによりパターニングされる。この露光
処理時には、ｇ線（４３６ｎｍ）とＮＡ０．３５レンズ
を搭載したステッパとを用いて露光が施される。
【００２６】図５８を参照して、この露光の際、露光光
の進行波とウェハからの反射波との干渉により発生する
定在波によって、フォトレジスト７０３は、溝７０１ａ
の側壁において波状にパターニングされる。この波状の
間隔は、０．２μｍ程度である。
の進行波とウェハからの反射波との干渉により発生する
定在波によって、フォトレジスト７０３は、溝７０１ａ
の側壁において波状にパターニングされる。この波状の
間隔は、０．２μｍ程度である。
【００２７】図５９を参照して、ＣＦ4 ＋Ｏ2 プラズマ
を用いて、溝７０１ａの側面のシリコンに等方性エッチ
ングが施される。これにより、側面および底面に波状の
凹凸を有する溝７０１ｂが形成される。この後、フォト
レジストマスク７０３ｂが除去されて図６０に示すよう
に、溝７０１ｂの表面に凹凸が形成される。
を用いて、溝７０１ａの側面のシリコンに等方性エッチ
ングが施される。これにより、側面および底面に波状の
凹凸を有する溝７０１ｂが形成される。この後、フォト
レジストマスク７０３ｂが除去されて図６０に示すよう
に、溝７０１ｂの表面に凹凸が形成される。
【００２８】
【発明が解決しようとする課題】上記のように半導体基
板の表面に凹凸を形成して粗面化する方法は、特開平３
−２８０５３２号公報、特開平４−２６１５３号公報に
開示されている。
板の表面に凹凸を形成して粗面化する方法は、特開平３
−２８０５３２号公報、特開平４−２６１５３号公報に
開示されている。
【００２９】しかしながら、特開平３−２８０５３２号
公報に開示された方法では、ＳＯＧ混入のレジスト５１
５内でシリカフィルムと有機薄膜がどのように混合して
いるか判別し難い。特に、基板５０１上に塗布された状
態ではなおさらである。また、シリカフィルムと有機薄
膜の混合状態を所望の状態に制御することは困難であ
る。よって、このレジスト５１５のレジスト成分のみを
除去してＳＯＧの粒をマスク５１５ａにするとしても、
ＳＯＧの粒を所望の形状に残すことは非常に困難であ
る。ゆえに、このＳＯＧの粒をマスク５１５ａにして形
成される凹凸５１９の形状を制御することは困難であ
る。
公報に開示された方法では、ＳＯＧ混入のレジスト５１
５内でシリカフィルムと有機薄膜がどのように混合して
いるか判別し難い。特に、基板５０１上に塗布された状
態ではなおさらである。また、シリカフィルムと有機薄
膜の混合状態を所望の状態に制御することは困難であ
る。よって、このレジスト５１５のレジスト成分のみを
除去してＳＯＧの粒をマスク５１５ａにするとしても、
ＳＯＧの粒を所望の形状に残すことは非常に困難であ
る。ゆえに、このＳＯＧの粒をマスク５１５ａにして形
成される凹凸５１９の形状を制御することは困難であ
る。
【００３０】また、特開平４−２６１５３号公報に開示
された方法では、露光時のフォトレジスト３内での露光
光の挙動は複雑である。それゆえ、露光光の進行波とウ
ェハからの反射波との干渉などの関係は予測し難い。こ
のため、フォトレジスト７０３を所望の凹凸形状に露光
するように制御するのは非常に困難である。したがっ
て、溝７０１ｂ表面の凹凸を所望の形状に制御すること
は困難である。
された方法では、露光時のフォトレジスト３内での露光
光の挙動は複雑である。それゆえ、露光光の進行波とウ
ェハからの反射波との干渉などの関係は予測し難い。こ
のため、フォトレジスト７０３を所望の凹凸形状に露光
するように制御するのは非常に困難である。したがっ
て、溝７０１ｂ表面の凹凸を所望の形状に制御すること
は困難である。
【００３１】このように上記公報に示される方法では、
いずれもシリコン基板の表面に所望の凹凸形状を制御性
よく形成するのは困難である。よって、配線層と導電領
域の接触抵抗の低減やキャパシタ容量の増大を制御性よ
く達成することは困難であるという問題点があった。
いずれもシリコン基板の表面に所望の凹凸形状を制御性
よく形成するのは困難である。よって、配線層と導電領
域の接触抵抗の低減やキャパシタ容量の増大を制御性よ
く達成することは困難であるという問題点があった。
【００３２】また図５１に示すように局所配線層４１５
ｃを設けた場合、配線層４１７と局所配線層４１５ｃと
の間で比較的大きな接触面積を確保することができる。
このため、接触面積の縮小化による接触抵抗の増加を緩
和することができる。しかしながら、局所配線層４１５
ｃを配線層４１７と導電領域４０９の間に設けたこと
で、接触点が増加する。すなわち、局所配線層４１５ｃ
を設けない場合は配線層４１７と導電領域４０９の１つ
の接触部だけであったのに対し、局所配線層４１５ｃを
設けたことにより、局所配線層４１５ｃと配線層４１
７、局所配線層４１５ｃと導電領域４０９の間で２つの
接触部が形成される。このように局所配線層４１５ｃを
設けた場合、接触点の増加によって接触抵抗が増大する
という問題点があった。
ｃを設けた場合、配線層４１７と局所配線層４１５ｃと
の間で比較的大きな接触面積を確保することができる。
このため、接触面積の縮小化による接触抵抗の増加を緩
和することができる。しかしながら、局所配線層４１５
ｃを配線層４１７と導電領域４０９の間に設けたこと
で、接触点が増加する。すなわち、局所配線層４１５ｃ
を設けない場合は配線層４１７と導電領域４０９の１つ
の接触部だけであったのに対し、局所配線層４１５ｃを
設けたことにより、局所配線層４１５ｃと配線層４１
７、局所配線層４１５ｃと導電領域４０９の間で２つの
接触部が形成される。このように局所配線層４１５ｃを
設けた場合、接触点の増加によって接触抵抗が増大する
という問題点があった。
【００３３】それゆえ、本発明の１の目的は、導電領域
の表面積を増加させた構造およびそのような構造を制御
性よく形成できる製造方法を提供することである。
の表面積を増加させた構造およびそのような構造を制御
性よく形成できる製造方法を提供することである。
【００３４】また本発明の他の目的は、接触抵抗の低減
された半導体装置の配線構造およびその製造方法を提供
することである。
された半導体装置の配線構造およびその製造方法を提供
することである。
【００３５】本発明のさらに他の目的は、大きなキャパ
シタ容量を有する半導体記憶装置の製造方法を提供する
ことである。
シタ容量を有する半導体記憶装置の製造方法を提供する
ことである。
【００３６】本発明のさらに他の目的は、パターン形状
の劣化の少ない導電層のパターニング方法を提供するこ
とである。
の劣化の少ない導電層のパターニング方法を提供するこ
とである。
【００３７】
【課題を解決するための手段】本発明の１の局面に従う
半導体装置の配線構造は、半導体基板と、導電領域と、
絶縁層と、導電層と、配線層とを備えている。半導体基
板は、第１の表面粗度をもった主表面を有している。導
電領域は、半導体基板の主表面に形成され、第１の表面
粗度よりも大きい第２の表面粗度をもった表面部分を有
している。絶縁層は、導電領域上に形成され、第２の表
面粗度をもった表面部分に通ずる開孔を有している。導
電層は絶縁層の開孔の側壁上に形成されている。配線層
は、第２の表面粗度を有する導電領域の表面部分と接す
るように形成され、かつ導電層を形成する材料とは異な
る導電材料からなっている。
半導体装置の配線構造は、半導体基板と、導電領域と、
絶縁層と、導電層と、配線層とを備えている。半導体基
板は、第１の表面粗度をもった主表面を有している。導
電領域は、半導体基板の主表面に形成され、第１の表面
粗度よりも大きい第２の表面粗度をもった表面部分を有
している。絶縁層は、導電領域上に形成され、第２の表
面粗度をもった表面部分に通ずる開孔を有している。導
電層は絶縁層の開孔の側壁上に形成されている。配線層
は、第２の表面粗度を有する導電領域の表面部分と接す
るように形成され、かつ導電層を形成する材料とは異な
る導電材料からなっている。
【００３８】本発明の好ましい局面に従う半導体装置の
配線構造では、導電層が多結晶シリコンを含んでいる。
配線構造では、導電層が多結晶シリコンを含んでいる。
【００３９】本発明の他の局面に従う半導体装置の配線
構造は、半導体基板と、導電領域と、絶縁層と、配線層
とを備えている。半導体基板は、第１の表面粗度をもっ
た主表面を有している。導電領域は、半導体基板の主表
面に形成され、第１の表面粗度よりも大きい第２の表面
粗度をもった表面部分を有している。絶縁層は、導電領
域上に形成され、第２の表面粗度をもった表面部分に通
ずる開孔を有している。配線層は、絶縁層の開孔の側壁
上に形成され、かつ導電領域の第２の表面粗度をもった
表面部分に接するように形成されている。半導体基板の
主表面上にある配線層の領域は所定の幅を有している。
配線層に接する第２の表面粗度を有する導電領域の表面
部分は、半導体基板の主表面の下側に延在し、かつ配線
層の所定の幅より大きい幅を有している。
構造は、半導体基板と、導電領域と、絶縁層と、配線層
とを備えている。半導体基板は、第１の表面粗度をもっ
た主表面を有している。導電領域は、半導体基板の主表
面に形成され、第１の表面粗度よりも大きい第２の表面
粗度をもった表面部分を有している。絶縁層は、導電領
域上に形成され、第２の表面粗度をもった表面部分に通
ずる開孔を有している。配線層は、絶縁層の開孔の側壁
上に形成され、かつ導電領域の第２の表面粗度をもった
表面部分に接するように形成されている。半導体基板の
主表面上にある配線層の領域は所定の幅を有している。
配線層に接する第２の表面粗度を有する導電領域の表面
部分は、半導体基板の主表面の下側に延在し、かつ配線
層の所定の幅より大きい幅を有している。
【００４０】本発明のさらに他の局面に従う半導体装置
の配線構造は、半導体基板と、導電領域と、絶縁層と、
配線層とを備えている。半導体基板は、第１の表面粗度
をもった主表面を有している。導電領域は、半導体基板
の主表面に形成され、第１の表面粗度よりも大きい第２
の表面粗度をもった表面部分を有している。絶縁層は、
導電領域上に形成され、第２の表面粗度をもった表面部
分に通ずる開孔を有している。配線層は、開孔を通じて
導電領域の第２の表面粗度をもった表面部分に接するよ
うに絶縁層上に形成されている。第２の表面粗度は、導
電領域の表面部分の凹凸によって規定され、凹凸の隣接
する凸部間の距離が１０ｎｍ以上２００ｎｍ以下の範囲
内にあり、凹凸の隣接する凹部と凸部との高低差が５ｎ
ｍ以上１００ｎｍ以下の範囲内にある。
の配線構造は、半導体基板と、導電領域と、絶縁層と、
配線層とを備えている。半導体基板は、第１の表面粗度
をもった主表面を有している。導電領域は、半導体基板
の主表面に形成され、第１の表面粗度よりも大きい第２
の表面粗度をもった表面部分を有している。絶縁層は、
導電領域上に形成され、第２の表面粗度をもった表面部
分に通ずる開孔を有している。配線層は、開孔を通じて
導電領域の第２の表面粗度をもった表面部分に接するよ
うに絶縁層上に形成されている。第２の表面粗度は、導
電領域の表面部分の凹凸によって規定され、凹凸の隣接
する凸部間の距離が１０ｎｍ以上２００ｎｍ以下の範囲
内にあり、凹凸の隣接する凹部と凸部との高低差が５ｎ
ｍ以上１００ｎｍ以下の範囲内にある。
【００４１】本発明のさらに他の局面に従う半導体装置
は、半導体基板と、導電領域と、導電層と、絶縁層と配
線層とを備えている。半導体基板は、第１の表面粗度を
もった主表面を有している。導電領域は、半導体基板の
主表面に形成されている。導電層は、導電領域と接する
ように形成され、第１の表面粗度よりも大きい第２の表
面粗度をもった表面部分を有している。絶縁層は、導電
層の上に形成され、かつ導電層の第２の表面粗度をもっ
た表面部分に通ずる開孔を有している。配線層は、開孔
を通じて導電層の第２の表面粗度をもった表面部分に接
するように絶縁層上に形成されている。第２の表面粗度
は、導電領域の表面部分の凹凸によって規定され、凹凸
の隣接する凸部間の距離が１０ｎｍ以上２００ｎｍ以下
の範囲内にあり、凹凸の隣接する凹部と凸部との高低差
が５ｎｍ以上１００ｎｍ以下の範囲内にある。
は、半導体基板と、導電領域と、導電層と、絶縁層と配
線層とを備えている。半導体基板は、第１の表面粗度を
もった主表面を有している。導電領域は、半導体基板の
主表面に形成されている。導電層は、導電領域と接する
ように形成され、第１の表面粗度よりも大きい第２の表
面粗度をもった表面部分を有している。絶縁層は、導電
層の上に形成され、かつ導電層の第２の表面粗度をもっ
た表面部分に通ずる開孔を有している。配線層は、開孔
を通じて導電層の第２の表面粗度をもった表面部分に接
するように絶縁層上に形成されている。第２の表面粗度
は、導電領域の表面部分の凹凸によって規定され、凹凸
の隣接する凸部間の距離が１０ｎｍ以上２００ｎｍ以下
の範囲内にあり、凹凸の隣接する凹部と凸部との高低差
が５ｎｍ以上１００ｎｍ以下の範囲内にある。
【００４２】本発明の好ましい局面に従う半導体装置で
は、導電層は第１の導電層と第２の導電層とを含んでい
る。第１の導電層は導電領域と接するように形成され、
かつ第１の表面粗度よりも大きい第３の表面粗度をもっ
た表面部分を有している。第２の導電層は、第１の導電
層の第３の表面粗度をもった表面部分に接するように形
成され、かつ第２の表面粗度をもった表面部分を有して
いる。第３の表面粗度は、第１の導電層の表面部分の凹
凸によって規定され、凹凸の隣接する凸部間の距離が１
０ｎｍ以上２００ｎｍ以下の範囲内にあり、凹凸の隣接
する凹部と凸部との高低差が５ｎｍ以上１００ｎｍ以下
の範囲内にある。
は、導電層は第１の導電層と第２の導電層とを含んでい
る。第１の導電層は導電領域と接するように形成され、
かつ第１の表面粗度よりも大きい第３の表面粗度をもっ
た表面部分を有している。第２の導電層は、第１の導電
層の第３の表面粗度をもった表面部分に接するように形
成され、かつ第２の表面粗度をもった表面部分を有して
いる。第３の表面粗度は、第１の導電層の表面部分の凹
凸によって規定され、凹凸の隣接する凸部間の距離が１
０ｎｍ以上２００ｎｍ以下の範囲内にあり、凹凸の隣接
する凹部と凸部との高低差が５ｎｍ以上１００ｎｍ以下
の範囲内にある。
【００４３】本発明の１の局面に従う半導体装置の製造
方法は、以下の工程を備えている。まず第１の表面粗度
をもった半導体基板の主表面に導電領域が形成される。
そして導電領域の表面上に第１の表面粗度よりも大きい
第２の表面粗度をもった表面部分を有する被覆層が気相
成長法により形成される。そして導電領域の表面が露出
するまで被覆層がエッチング除去される。それによって
導電領域の表面が第１の表面粗度より大きい第３の表面
粗度を有する。
方法は、以下の工程を備えている。まず第１の表面粗度
をもった半導体基板の主表面に導電領域が形成される。
そして導電領域の表面上に第１の表面粗度よりも大きい
第２の表面粗度をもった表面部分を有する被覆層が気相
成長法により形成される。そして導電領域の表面が露出
するまで被覆層がエッチング除去される。それによって
導電領域の表面が第１の表面粗度より大きい第３の表面
粗度を有する。
【００４４】本発明の他の局面に従う半導体装置の配線
構造の製造方法は、以下の工程を備えている。
構造の製造方法は、以下の工程を備えている。
【００４５】まず第１の表面粗度をもった半導体基板の
主表面に導電領域が形成される。そして導電領域の表面
上に第１の表面粗度よりも大きい第２の表面粗度をもっ
た表面部分を有する被覆層が気相成長法により形成され
る。そして導電領域の表面が露出するまで被覆層がエッ
チング除去される。それによって導電領域の表面部分が
第１の表面粗度より大きい第３の表面粗度を有する。そ
して導電領域の第３の表面粗度をもった表面部分に接す
るように配線層が形成される。
主表面に導電領域が形成される。そして導電領域の表面
上に第１の表面粗度よりも大きい第２の表面粗度をもっ
た表面部分を有する被覆層が気相成長法により形成され
る。そして導電領域の表面が露出するまで被覆層がエッ
チング除去される。それによって導電領域の表面部分が
第１の表面粗度より大きい第３の表面粗度を有する。そ
して導電領域の第３の表面粗度をもった表面部分に接す
るように配線層が形成される。
【００４６】本発明のさらに他の局面に従う半導体記憶
装置の製造方法は、トレンチ型のキャパシタを有する半
導体記憶装置の製造方法であって、以下の工程を備えて
いる。
装置の製造方法は、トレンチ型のキャパシタを有する半
導体記憶装置の製造方法であって、以下の工程を備えて
いる。
【００４７】まず第１の表面粗度をもった半導体基板の
主表面に溝が形成される。そして溝の表面に導電領域が
形成される。そして導電領域の表面上に第１の表面粗度
よりも大きい第２の表面粗度をもった表面を有する被覆
層が気相成長法により形成される。そして導電領域の表
面が露出するまで被覆層がエッチング除去される。それ
によって導電領域の表面部分が第１の表面粗度より大き
い第３の表面粗度を有する。そして導電領域の第３の表
面粗度をもった表面部分を覆うようにキャパシタ誘電体
膜が形成される。そしてキャパシタ誘電体膜の上に電極
層が形成される。
主表面に溝が形成される。そして溝の表面に導電領域が
形成される。そして導電領域の表面上に第１の表面粗度
よりも大きい第２の表面粗度をもった表面を有する被覆
層が気相成長法により形成される。そして導電領域の表
面が露出するまで被覆層がエッチング除去される。それ
によって導電領域の表面部分が第１の表面粗度より大き
い第３の表面粗度を有する。そして導電領域の第３の表
面粗度をもった表面部分を覆うようにキャパシタ誘電体
膜が形成される。そしてキャパシタ誘電体膜の上に電極
層が形成される。
【００４８】本発明のさらに他の局面に従う半導体装置
の製造方法は、以下の工程を備えている。
の製造方法は、以下の工程を備えている。
【００４９】まず第１の表面粗度をもった半導体基板の
主表面に導電領域が形成される。そして導電領域の表面
と接するように第１の表面粗度よりも大きい第２の表面
粗度をもった表面部分を有する導電層が、その導電層の
第２の表面粗度を規定する凹凸の隣接する凸部間の距離
が１０ｎｍ以上２００ｎｍ以下の範囲内となり、凹凸の
隣接する凹部と凸部との高低差が５ｎｍ以上１００ｎｍ
以下の範囲内となる条件下で形成される。そして導電層
の上に、導電層の第２の表面粗度をもった表面部分に通
じる開孔を有する絶縁層が形成される。そして開孔を通
じて導電層の第２の表面粗度をもった表面部分に接する
ように絶縁層上に配線層が形成される。
主表面に導電領域が形成される。そして導電領域の表面
と接するように第１の表面粗度よりも大きい第２の表面
粗度をもった表面部分を有する導電層が、その導電層の
第２の表面粗度を規定する凹凸の隣接する凸部間の距離
が１０ｎｍ以上２００ｎｍ以下の範囲内となり、凹凸の
隣接する凹部と凸部との高低差が５ｎｍ以上１００ｎｍ
以下の範囲内となる条件下で形成される。そして導電層
の上に、導電層の第２の表面粗度をもった表面部分に通
じる開孔を有する絶縁層が形成される。そして開孔を通
じて導電層の第２の表面粗度をもった表面部分に接する
ように絶縁層上に配線層が形成される。
【００５０】本発明の好ましい局面に従う半導体装置の
製造方法では、導電層は５４０℃以上５８０℃以下の温
度、０．１Ｔｏｒｒ以上１Ｔｏｒｒ以下の圧力、シラン
（ＳｉＨ4 ）を含む雰囲気下で化学的気相成長法により
形成される。
製造方法では、導電層は５４０℃以上５８０℃以下の温
度、０．１Ｔｏｒｒ以上１Ｔｏｒｒ以下の圧力、シラン
（ＳｉＨ4 ）を含む雰囲気下で化学的気相成長法により
形成される。
【００５１】本発明のさらに他の局面に従う導電層のパ
ターニング方法は、第１の高さ位置に延びる高所領域
と、第１の高さ位置から連なって延び、第１の高さ位置
よりも低い第２の高さ位置に延びる低所領域とを有する
基板構造を用意する工程と、高所領域上と低所領域上と
を覆うように導電層を形成する工程と、導電層の全面上
にレジストを形成する工程と、レジストを露光現像する
ことによって所望のレジストパターンを形成する工程
と、レジストパターンを用いて導電層をパターニングす
ることによって、低所領域に所定の形状の導電層を形成
する工程とを備え、レジストの露光現像の際に高所領域
と低所領域との段差部上に位置する導電層から反射光を
分散させるために、導電層が、導電層表面の凹凸の隣接
する凸部間の距離が１０ｎｍ以上２００ｎｍ以下の範囲
内となり、凹凸の隣接する凹部と凸部との高低差が５ｎ
ｍ以上１００ｎｍ以下の範囲内となる条件下で形成され
る。
ターニング方法は、第１の高さ位置に延びる高所領域
と、第１の高さ位置から連なって延び、第１の高さ位置
よりも低い第２の高さ位置に延びる低所領域とを有する
基板構造を用意する工程と、高所領域上と低所領域上と
を覆うように導電層を形成する工程と、導電層の全面上
にレジストを形成する工程と、レジストを露光現像する
ことによって所望のレジストパターンを形成する工程
と、レジストパターンを用いて導電層をパターニングす
ることによって、低所領域に所定の形状の導電層を形成
する工程とを備え、レジストの露光現像の際に高所領域
と低所領域との段差部上に位置する導電層から反射光を
分散させるために、導電層が、導電層表面の凹凸の隣接
する凸部間の距離が１０ｎｍ以上２００ｎｍ以下の範囲
内となり、凹凸の隣接する凹部と凸部との高低差が５ｎ
ｍ以上１００ｎｍ以下の範囲内となる条件下で形成され
る。
【００５２】本発明の好ましい局面に従う導電層のパタ
ーニング方法では、導電層は、５４０°以上５８０°以
下の温度、０．１Ｔｏｒｒ以上１Ｔｏｒｒ以下の圧力、
シラン（ＳｉＨ4 ）を含む雰囲気下で化学的気相成長法
により形成される。
ーニング方法では、導電層は、５４０°以上５８０°以
下の温度、０．１Ｔｏｒｒ以上１Ｔｏｒｒ以下の圧力、
シラン（ＳｉＨ4 ）を含む雰囲気下で化学的気相成長法
により形成される。
【００５３】
【作用】本発明の１の局面に従う半導体装置の製造方法
においては、比較的大きな表面粗度を有する被覆層が導
電領域の表面を被覆するように形成される。この被覆層
は、たとえば減圧ＣＶＤ技術を用いて所定の条件を選択
することにより形成可能であり、被覆層の表面粗度を制
御することも比較的容易である。また、この被覆層をエ
ッチング除去することにより、被覆層の表面形状を導電
領域の表面に正確に反映させることも可能である。よっ
て、被覆層がエッチング除去された後の導電領域の表面
粗度を所望の第２の表面粗度に制御することは従来例に
比較して容易である。したがって、制御性よく第２の表
面粗度を有する導電領域を形成することが可能である。
においては、比較的大きな表面粗度を有する被覆層が導
電領域の表面を被覆するように形成される。この被覆層
は、たとえば減圧ＣＶＤ技術を用いて所定の条件を選択
することにより形成可能であり、被覆層の表面粗度を制
御することも比較的容易である。また、この被覆層をエ
ッチング除去することにより、被覆層の表面形状を導電
領域の表面に正確に反映させることも可能である。よっ
て、被覆層がエッチング除去された後の導電領域の表面
粗度を所望の第２の表面粗度に制御することは従来例に
比較して容易である。したがって、制御性よく第２の表
面粗度を有する導電領域を形成することが可能である。
【００５４】また、半導体基板と被覆層とを実質的に同
一の被エッチング特性を有する材質により形成すること
は、被覆層の表面形状をエッチングにより導電領域の表
面に、より正確に反映させることが可能となるため好ま
しい。
一の被エッチング特性を有する材質により形成すること
は、被覆層の表面形状をエッチングにより導電領域の表
面に、より正確に反映させることが可能となるため好ま
しい。
【００５５】なお、導電領域は、第１の表面粗度を有す
る半導体基板の一部表面に形成されてもよく、また表面
全面に形成されてもよい。
る半導体基板の一部表面に形成されてもよく、また表面
全面に形成されてもよい。
【００５６】本発明の他の局面に従う半導体装置の配線
構造の製造方法においては、比較的大きな表面粗度を有
する被覆層が導電領域の表面を被覆するように形成され
る。この被覆層は、たとえば減圧ＣＶＤ技術を用いて所
定の条件を選択することにより形成可能であり、被覆層
の表面粗度を制御することも比較的容易である。また、
この被覆層をエッチング除去することにより、被覆層の
表面形状を導電領域の表面に正確に反映させることも可
能である。このため、被覆層がエッチング除去された後
の導電領域の表面粗度を所望の第２の表面粗度に制御す
ることは従来例に比較して容易である。したがって、第
２の表面粗度を有する導電領域を制御性よく形成するこ
とが可能である。
構造の製造方法においては、比較的大きな表面粗度を有
する被覆層が導電領域の表面を被覆するように形成され
る。この被覆層は、たとえば減圧ＣＶＤ技術を用いて所
定の条件を選択することにより形成可能であり、被覆層
の表面粗度を制御することも比較的容易である。また、
この被覆層をエッチング除去することにより、被覆層の
表面形状を導電領域の表面に正確に反映させることも可
能である。このため、被覆層がエッチング除去された後
の導電領域の表面粗度を所望の第２の表面粗度に制御す
ることは従来例に比較して容易である。したがって、第
２の表面粗度を有する導電領域を制御性よく形成するこ
とが可能である。
【００５７】また半導体基板と被覆層とを実質的に同一
の被エッチング特性を有する材質により形成すること
は、被覆層の表面形状をエッチングにより導電領域の表
面に、より正確に反映させることが可能となるため好ま
しい。
の被エッチング特性を有する材質により形成すること
は、被覆層の表面形状をエッチングにより導電領域の表
面に、より正確に反映させることが可能となるため好ま
しい。
【００５８】なお、導電領域は、第１の表面粗度を有す
る半導体基板の一部表面に形成されてもよく、また表面
全面に形成されてもよい。
る半導体基板の一部表面に形成されてもよく、また表面
全面に形成されてもよい。
【００５９】また配線層は、第１の表面粗度よりも大き
い第２の表面粗度を有する導電領域の表面に接するよう
に形成される。このように、配線層と導電領域との接触
部において表面粗度が比較的大きくなっているため、高
集積化に伴って接触部の平面占有面積が減少しても所定
の接触面積を確保することが可能となる。所定の接触面
積を確保できるため、高集積化に伴う接触抵抗の増大を
防止することができる。
い第２の表面粗度を有する導電領域の表面に接するよう
に形成される。このように、配線層と導電領域との接触
部において表面粗度が比較的大きくなっているため、高
集積化に伴って接触部の平面占有面積が減少しても所定
の接触面積を確保することが可能となる。所定の接触面
積を確保できるため、高集積化に伴う接触抵抗の増大を
防止することができる。
【００６０】したがって、上記の製造方法により製造さ
れる本発明の３つの局面に従う各半導体装置の配線構造
では、高集積化に伴なう接触抵抗の増大を防止すること
ができる。
れる本発明の３つの局面に従う各半導体装置の配線構造
では、高集積化に伴なう接触抵抗の増大を防止すること
ができる。
【００６１】本発明のさらに他の局面に従う半導体記憶
装置の製造方法においては、比較的大きな表面粗度を有
する被覆層が溝の表面に形成された導電領域の表面を被
覆するように形成される。この被覆層は、たとえば減圧
ＣＶＤ技術を用いて所定の条件を選択することにより形
成可能であり、被覆層の表面粗度を制御することも比較
的容易である。また、被覆層をエッチング除去すること
により、被覆層の表面形状を導電領域の表面に正確に反
映させることも可能である。このため、被覆層がエッチ
ング除去された後の導電領域の表面粗度を所望の第２の
表面粗度に制御することは従来例に比較して容易であ
る。したがって、第２の表面粗度を有する導電領域を制
御性よく形成することが可能である。
装置の製造方法においては、比較的大きな表面粗度を有
する被覆層が溝の表面に形成された導電領域の表面を被
覆するように形成される。この被覆層は、たとえば減圧
ＣＶＤ技術を用いて所定の条件を選択することにより形
成可能であり、被覆層の表面粗度を制御することも比較
的容易である。また、被覆層をエッチング除去すること
により、被覆層の表面形状を導電領域の表面に正確に反
映させることも可能である。このため、被覆層がエッチ
ング除去された後の導電領域の表面粗度を所望の第２の
表面粗度に制御することは従来例に比較して容易であ
る。したがって、第２の表面粗度を有する導電領域を制
御性よく形成することが可能である。
【００６２】また、溝の表面に形成された導電領域の表
面は第１の表面粗度よりも大きい第２の表面粗度を有し
ている。このため、この導電領域と電極層とにより形成
されるキャパシタの電極間の対向面積を増大させること
が可能となる。よって、キャパシタ容量の増大を図るこ
とが可能となり、高集積化によって平面占有面積が減少
しても所定のキャパシタ容量を確保することができる。
面は第１の表面粗度よりも大きい第２の表面粗度を有し
ている。このため、この導電領域と電極層とにより形成
されるキャパシタの電極間の対向面積を増大させること
が可能となる。よって、キャパシタ容量の増大を図るこ
とが可能となり、高集積化によって平面占有面積が減少
しても所定のキャパシタ容量を確保することができる。
【００６３】なお、導電領域は、溝の一部表面に形成さ
れてもよく、また溝の表面全面に形成されてもよい。
れてもよく、また溝の表面全面に形成されてもよい。
【００６４】本発明のさらに他の局面に従う半導体装置
の製造方法においては、比較的大きな表面粗度を有する
ように導電層が形成される。この導電層は、例えば減圧
ＣＶＤ技術を用いて所定の条件を選択することにより形
成可能であり、導電層の表面粗度を制御することも比較
的容易である。よって、第２の表面粗度を有する導電層
を制御性よく形成することが可能である。
の製造方法においては、比較的大きな表面粗度を有する
ように導電層が形成される。この導電層は、例えば減圧
ＣＶＤ技術を用いて所定の条件を選択することにより形
成可能であり、導電層の表面粗度を制御することも比較
的容易である。よって、第２の表面粗度を有する導電層
を制御性よく形成することが可能である。
【００６５】上記の方法で製造される本発明の局面に従
う半導体装置では、導電領域と配線層との間にパッド層
（局所配線層）として導電層が設けられている。またこ
の導電層の表面は第１の表面粗度より大きい第２の表面
粗度を有している。このため、導電層と配線層との接触
部において、第１の表面粗度の場合に比較して第２の表
面粗度の方が配線層との接触面積が大きくなり、それゆ
え接触抵抗を低減することができる。よって、導電層を
設けて接触点が増加したことによる接触抵抗の増加も緩
和される。これにより、高集積化に対応することがで
き、かつ接触抵抗を低減することが可能となる。
う半導体装置では、導電領域と配線層との間にパッド層
（局所配線層）として導電層が設けられている。またこ
の導電層の表面は第１の表面粗度より大きい第２の表面
粗度を有している。このため、導電層と配線層との接触
部において、第１の表面粗度の場合に比較して第２の表
面粗度の方が配線層との接触面積が大きくなり、それゆ
え接触抵抗を低減することができる。よって、導電層を
設けて接触点が増加したことによる接触抵抗の増加も緩
和される。これにより、高集積化に対応することがで
き、かつ接触抵抗を低減することが可能となる。
【００６６】本発明のさらに他の局面に従う導電層のパ
ターニング方法では、パターニングされる導電層が比較
的大きな表面粗度を有するように形成される。このた
め、導電層上のレジストを露光現像する際に、高所領域
と低所領域との段差部上に位置する導電層からの反射光
は分散される。したがって、反射光が集中することは防
止され、反射光の集中によって部分的に反射光の強度が
高くなることはなくなる。よって、反射光の強度が部分
的に高くなることによるレジストパターンの形状の劣化
は抑制される。
ターニング方法では、パターニングされる導電層が比較
的大きな表面粗度を有するように形成される。このた
め、導電層上のレジストを露光現像する際に、高所領域
と低所領域との段差部上に位置する導電層からの反射光
は分散される。したがって、反射光が集中することは防
止され、反射光の集中によって部分的に反射光の強度が
高くなることはなくなる。よって、反射光の強度が部分
的に高くなることによるレジストパターンの形状の劣化
は抑制される。
【００６７】
【実施例】以下、本発明の実施例について図を用いて説
明する。
明する。
【００６８】図１は、本発明の第１の実施例における半
導体装置の配線構造を概略的に示す断面図である。図１
を参照して、シリコン基板１の表面は実質的に平坦であ
り、第１の表面粗度を有している。シリコン基板１の表
面には、所定の距離を隔てて１対のソース・ドレイン拡
散領域３が形成されている。このソース・ドレイン拡散
領域３は、相対的に低濃度の不純物領域３ａと相対的に
高濃度の不純物領域３ｂの２層よりなるＬＤＤ（Lightl
y Doped Drain ）構造を有している。この１対のソース
・ドレイン拡散領域３に挟まれる領域上にゲート酸化膜
７を介在してゲート電極９が形成されている。
導体装置の配線構造を概略的に示す断面図である。図１
を参照して、シリコン基板１の表面は実質的に平坦であ
り、第１の表面粗度を有している。シリコン基板１の表
面には、所定の距離を隔てて１対のソース・ドレイン拡
散領域３が形成されている。このソース・ドレイン拡散
領域３は、相対的に低濃度の不純物領域３ａと相対的に
高濃度の不純物領域３ｂの２層よりなるＬＤＤ（Lightl
y Doped Drain ）構造を有している。この１対のソース
・ドレイン拡散領域３に挟まれる領域上にゲート酸化膜
７を介在してゲート電極９が形成されている。
【００６９】また、このゲート電極９の表面上にはシリ
コン酸化物（ＳｉＯ2 ）よりなる絶縁膜１１が形成され
ている。またゲート電極９と絶縁膜１１の側壁を覆うよ
うにゲート側壁酸化膜１３が形成されている。このよう
に１対のソース・ドレイン拡散領域３とゲート酸化膜７
とゲート電極９とを含むＭＯＳトランジスタ１０が形成
されている。
コン酸化物（ＳｉＯ2 ）よりなる絶縁膜１１が形成され
ている。またゲート電極９と絶縁膜１１の側壁を覆うよ
うにゲート側壁酸化膜１３が形成されている。このよう
に１対のソース・ドレイン拡散領域３とゲート酸化膜７
とゲート電極９とを含むＭＯＳトランジスタ１０が形成
されている。
【００７０】このＭＯＳトランジスタ１０を被覆するよ
うに層間絶縁膜１５が形成されている。この層間絶縁膜
１５にはコンタクトホール１５ａが形成されている。こ
のコンタクトホール１５ａは、ソース・ドレイン拡散領
域３の一部表面に達している。またコンタクトホール１
５ａの側壁には多結晶シリコン（Ｐｏｌｙ Ｓｉ）膜２
５ａが形成されている。このコンタクトホール１５ａを
通じてソース・ドレイン拡散領域３の一部表面と接する
ようにアルミニウム（Ａｌ）配線層１９が形成されてい
る。
うに層間絶縁膜１５が形成されている。この層間絶縁膜
１５にはコンタクトホール１５ａが形成されている。こ
のコンタクトホール１５ａは、ソース・ドレイン拡散領
域３の一部表面に達している。またコンタクトホール１
５ａの側壁には多結晶シリコン（Ｐｏｌｙ Ｓｉ）膜２
５ａが形成されている。このコンタクトホール１５ａを
通じてソース・ドレイン拡散領域３の一部表面と接する
ようにアルミニウム（Ａｌ）配線層１９が形成されてい
る。
【００７１】このアルミニウム配線層１９とシリコン基
板１の接触部５ａには、直径８０〜１００ｎｍ程度の半
球を平面に連続的に並べたような形状の凹凸、すなわち
凹部と凸部の高低差が４０〜５０ｎｍ程度の形状を有す
る凹凸が形成されている。このように接触部５ａは、シ
リコン基板１の表面に比較して粗い凹凸を有しており、
第１の表面粗度よりも粗い第２の表面粗度を有してい
る。
板１の接触部５ａには、直径８０〜１００ｎｍ程度の半
球を平面に連続的に並べたような形状の凹凸、すなわち
凹部と凸部の高低差が４０〜５０ｎｍ程度の形状を有す
る凹凸が形成されている。このように接触部５ａは、シ
リコン基板１の表面に比較して粗い凹凸を有しており、
第１の表面粗度よりも粗い第２の表面粗度を有してい
る。
【００７２】以下、本発明の第１の実施例における半導
体装置の配線構造の製造方法について説明する。
体装置の配線構造の製造方法について説明する。
【００７３】図２〜図１１は、本発明の第１の実施例に
おける半導体装置の配線構造の製造方法を工程順に示す
概略断面図である。まず図２を参照して、実質的に平坦
な第１の表面粗度を有するシリコン基板１の表面上に熱
酸化法などによりゲート酸化膜７が形成される。このゲ
ート酸化膜７の表面全面に多結晶シリコン膜９とシリコ
ン酸化物よりなる絶縁膜１１が順次形成される。この絶
縁膜１１の表面全面にフォトレジストが塗布され、露光
処理などにより所望の形状にパターニングされてレジス
トパターン２１ａとなる。このレジストパターン２１ａ
をマスクとして絶縁膜１１と多結晶シリコン膜９が順次
エッチング除去される。この後、レジストパターン２１
ａが除去される。
おける半導体装置の配線構造の製造方法を工程順に示す
概略断面図である。まず図２を参照して、実質的に平坦
な第１の表面粗度を有するシリコン基板１の表面上に熱
酸化法などによりゲート酸化膜７が形成される。このゲ
ート酸化膜７の表面全面に多結晶シリコン膜９とシリコ
ン酸化物よりなる絶縁膜１１が順次形成される。この絶
縁膜１１の表面全面にフォトレジストが塗布され、露光
処理などにより所望の形状にパターニングされてレジス
トパターン２１ａとなる。このレジストパターン２１ａ
をマスクとして絶縁膜１１と多結晶シリコン膜９が順次
エッチング除去される。この後、レジストパターン２１
ａが除去される。
【００７４】図３を参照して、エッチングにより、多結
晶シリコンよりなるゲート電極９が形成される。ゲート
電極９と絶縁膜１１などをマスクとしてシリコン基板１
の表面にイオン注入が施される。これにより、相対的に
低濃度の不純物領域３ａがゲート電極９の下側領域を挟
むように形成される。
晶シリコンよりなるゲート電極９が形成される。ゲート
電極９と絶縁膜１１などをマスクとしてシリコン基板１
の表面にイオン注入が施される。これにより、相対的に
低濃度の不純物領域３ａがゲート電極９の下側領域を挟
むように形成される。
【００７５】図４を参照して、ゲート電極９と絶縁膜１
１とを被覆するようにシリコン基板１の表面全面にシリ
コン酸化物よりなる絶縁膜１３が堆積される。この絶縁
膜１３にＲＩＥ（Reactive Ion Etching）により異方性
エッチングが施される。
１とを被覆するようにシリコン基板１の表面全面にシリ
コン酸化物よりなる絶縁膜１３が堆積される。この絶縁
膜１３にＲＩＥ（Reactive Ion Etching）により異方性
エッチングが施される。
【００７６】図５を参照して、この異方性エッチングに
より、ゲート電極９と絶縁膜１１との側壁を被覆するよ
うにゲート側壁酸化膜１３が形成される。この後、ゲー
ト電極９、絶縁膜１１、ゲート側壁酸化膜１３などをマ
スクとしてシリコン基板１にイオン注入が施される。こ
のイオン注入により、相対的に高濃度の不純物領域３ｂ
が相対的に低濃度の不純物領域３ａに接するように形成
される。この相対的に低濃度の不純物領域３ａと相対的
に高濃度の不純物領域３ｂとによりＬＤＤ構造を有する
１対のソース・ドレイン拡散領域３が形成される。また
１対のソース・ドレイン拡散領域３とゲート酸化膜７と
ゲート電極９とを含むＭＯＳトランジスタ１０が形成さ
れる。
より、ゲート電極９と絶縁膜１１との側壁を被覆するよ
うにゲート側壁酸化膜１３が形成される。この後、ゲー
ト電極９、絶縁膜１１、ゲート側壁酸化膜１３などをマ
スクとしてシリコン基板１にイオン注入が施される。こ
のイオン注入により、相対的に高濃度の不純物領域３ｂ
が相対的に低濃度の不純物領域３ａに接するように形成
される。この相対的に低濃度の不純物領域３ａと相対的
に高濃度の不純物領域３ｂとによりＬＤＤ構造を有する
１対のソース・ドレイン拡散領域３が形成される。また
１対のソース・ドレイン拡散領域３とゲート酸化膜７と
ゲート電極９とを含むＭＯＳトランジスタ１０が形成さ
れる。
【００７７】図６を参照して、ＭＯＳトランジスタ１０
を被覆するようにシリコン酸化物よりなる層間絶縁膜１
５が形成される。この層間絶縁膜１５の表面全面にはフ
ォトレジストが塗布され、露光処理などにより所望の形
状にパターニングされてレジストパターン２１ｂとな
る。このレジストパターン２１ｂをマスクとしてシリコ
ン基板１の表面が露出するまで層間絶縁膜１５にエッチ
ングが施される。
を被覆するようにシリコン酸化物よりなる層間絶縁膜１
５が形成される。この層間絶縁膜１５の表面全面にはフ
ォトレジストが塗布され、露光処理などにより所望の形
状にパターニングされてレジストパターン２１ｂとな
る。このレジストパターン２１ｂをマスクとしてシリコ
ン基板１の表面が露出するまで層間絶縁膜１５にエッチ
ングが施される。
【００７８】図７を参照して、このエッチングにより、
層間絶縁膜１５にコンタクトホール１５ａが形成され
る。このコンタクトホール１５ａからはソース・ドレイ
ン拡散領域３の一部表面が露出する。この後、レジスト
パターン２１ｂが除去される。
層間絶縁膜１５にコンタクトホール１５ａが形成され
る。このコンタクトホール１５ａからはソース・ドレイ
ン拡散領域３の一部表面が露出する。この後、レジスト
パターン２１ｂが除去される。
【００７９】図８を参照して、コンタクトホール１５ａ
を通じてシリコン基板１の表面に接するように層間絶縁
膜１５の表面上には５００〜１０００Åの厚みで多結晶
シリコン膜２５が形成される。この多結晶シリコン膜２
５は、減圧ＣＶＤ法を用いて温度：５４０〜５８０℃、
圧力：１Ｔｏｒｒ、反応性ガス：ヘリウム（Ｈｅ）で希
釈された２０％流量のシラン（ＳｉＨ4 ）の条件で形成
される。
を通じてシリコン基板１の表面に接するように層間絶縁
膜１５の表面上には５００〜１０００Åの厚みで多結晶
シリコン膜２５が形成される。この多結晶シリコン膜２
５は、減圧ＣＶＤ法を用いて温度：５４０〜５８０℃、
圧力：１Ｔｏｒｒ、反応性ガス：ヘリウム（Ｈｅ）で希
釈された２０％流量のシラン（ＳｉＨ4 ）の条件で形成
される。
【００８０】上記の条件で多結晶シリコン膜２５を形成
することにより、多結晶シリコン膜２５の表面には、粒
径８０〜１００ｎｍ程度の半球状のグレインが形成され
る。すなわち、多結晶シリコン膜２５の表面には、図１
２に示すような直径８０〜１００ｎｍ程度の半球２５ｂ
を連続的に並べたような形状の凹凸が形成される。この
凹凸は、隣接する凹部間の距離ｄ0 が８０〜１００ｎｍ
の範囲内であり、隣接する凹部と凸部の高低差ｈ0 が４
０〜５０ｎｍの範囲内であるような形状を有する。
することにより、多結晶シリコン膜２５の表面には、粒
径８０〜１００ｎｍ程度の半球状のグレインが形成され
る。すなわち、多結晶シリコン膜２５の表面には、図１
２に示すような直径８０〜１００ｎｍ程度の半球２５ｂ
を連続的に並べたような形状の凹凸が形成される。この
凹凸は、隣接する凹部間の距離ｄ0 が８０〜１００ｎｍ
の範囲内であり、隣接する凹部と凸部の高低差ｈ0 が４
０〜５０ｎｍの範囲内であるような形状を有する。
【００８１】次に、この多結晶シリコン膜２５に異方性
エッチングが施される。この異方性エッチングは、多結
晶シリコン膜２５を除去し、さらにその膜厚の２０％程
度オーバーエッチングするように施される。またエッチ
ングガスとしては、たとえば塩素系のガスが用いられ
る。
エッチングが施される。この異方性エッチングは、多結
晶シリコン膜２５を除去し、さらにその膜厚の２０％程
度オーバーエッチングするように施される。またエッチ
ングガスとしては、たとえば塩素系のガスが用いられ
る。
【００８２】図９を参照して、このエッチングにより、
多結晶シリコン膜２５ａがコンタクトホール１５ａの側
壁にのみ残される。またシリコン基板１は多結晶シリコ
ン膜２５ａとほとんどエッチング選択比が同じである。
このため、異方性エッチングにより接触部５ａには、図
１３に示すように多結晶シリコン膜２５の表面の凹凸形
状を反映した凹凸が形成される。
多結晶シリコン膜２５ａがコンタクトホール１５ａの側
壁にのみ残される。またシリコン基板１は多結晶シリコ
ン膜２５ａとほとんどエッチング選択比が同じである。
このため、異方性エッチングにより接触部５ａには、図
１３に示すように多結晶シリコン膜２５の表面の凹凸形
状を反映した凹凸が形成される。
【００８３】図１３は、図１のＰ部を拡大して示す概略
断面図である。図１３を参照して、シリコン基板１の接
触部５ａには、多結晶シリコン膜２５の表面の凹凸形状
を反映した凹凸が形成される。すなわち、接触部５ａの
表面には、直径８０〜１００ｎｍ程度の半球１ｃを連続
的に並べたような形状の凹凸が形成される。この凹凸の
形状は、隣接する凸部間の距離ｄ1 が８０〜１００ｎｍ
の範囲内であり、隣接する凹部と凸部との高低差ｈ1 が
４０〜５０ｎｍの範囲内であるような形状を有する。こ
のように接触部５ａの表面は、シリコン基板１の表面粗
度よりも粗い第２の表面粗度を有する表面となる。
断面図である。図１３を参照して、シリコン基板１の接
触部５ａには、多結晶シリコン膜２５の表面の凹凸形状
を反映した凹凸が形成される。すなわち、接触部５ａの
表面には、直径８０〜１００ｎｍ程度の半球１ｃを連続
的に並べたような形状の凹凸が形成される。この凹凸の
形状は、隣接する凸部間の距離ｄ1 が８０〜１００ｎｍ
の範囲内であり、隣接する凹部と凸部との高低差ｈ1 が
４０〜５０ｎｍの範囲内であるような形状を有する。こ
のように接触部５ａの表面は、シリコン基板１の表面粗
度よりも粗い第２の表面粗度を有する表面となる。
【００８４】また、半球１ｃを連続的に並べたような形
状であるため、大部分の凹凸は、ｈ 1 ／（ｄ1 ／２）≒
１．０となる。またこの関係を満たさない凹凸も、ｈ1
／（ｄ1 ／２）≫０．５となる。すなわち、表面の凹凸
の隣接する凹部と凸部との高低差が隣接する凸部間の距
離の４分の１以上である。これに対して、通常の多結晶
シリコンの表面の凹凸形状は、ｈ1 ／（ｄ1 ／２）≒
０．５程度である。すなわち、表面の凹凸の隣接する凹
部と凸部との高低差が隣接する凸部間の距離の４分の１
程度である。
状であるため、大部分の凹凸は、ｈ 1 ／（ｄ1 ／２）≒
１．０となる。またこの関係を満たさない凹凸も、ｈ1
／（ｄ1 ／２）≫０．５となる。すなわち、表面の凹凸
の隣接する凹部と凸部との高低差が隣接する凸部間の距
離の４分の１以上である。これに対して、通常の多結晶
シリコンの表面の凹凸形状は、ｈ1 ／（ｄ1 ／２）≒
０．５程度である。すなわち、表面の凹凸の隣接する凹
部と凸部との高低差が隣接する凸部間の距離の４分の１
程度である。
【００８５】なお、層間絶縁膜１５については、多結晶
シリコン膜２５ａとエッチング選択比が大きく異なるた
め、その表面はほとんどエッチングされない。
シリコン膜２５ａとエッチング選択比が大きく異なるた
め、その表面はほとんどエッチングされない。
【００８６】この後、コンタクトホール１５ａを通じて
凹凸形状を有するシリコン基板１の表面に不純物が注入
される。この不純物を注入する工程は、たとえば、コン
タクトホール形成時のマスクの重ね合せずれによる不良
を防ぐため、自己整合的に接合を形成する工程であっ
て、特に必須の工程ではない。
凹凸形状を有するシリコン基板１の表面に不純物が注入
される。この不純物を注入する工程は、たとえば、コン
タクトホール形成時のマスクの重ね合せずれによる不良
を防ぐため、自己整合的に接合を形成する工程であっ
て、特に必須の工程ではない。
【００８７】図１０を参照して、コンタクトホール１５
ａを通じて凹凸形状を有するシリコン基板１の接触部５
ａと接するようにアルミニウム層１９がスパッタ法など
により層間絶縁膜１５の表面上に形成される。このアル
ミニウム層１９の表面全面にフォトレジストが塗布さ
れ、露光処理などにより所望の形状にパターニングされ
てレジストパターン２１ｃとなる。このレジストパター
ン２１ｃをマスクとしてアルミニウム層１９にエッチン
グが施される。
ａを通じて凹凸形状を有するシリコン基板１の接触部５
ａと接するようにアルミニウム層１９がスパッタ法など
により層間絶縁膜１５の表面上に形成される。このアル
ミニウム層１９の表面全面にフォトレジストが塗布さ
れ、露光処理などにより所望の形状にパターニングされ
てレジストパターン２１ｃとなる。このレジストパター
ン２１ｃをマスクとしてアルミニウム層１９にエッチン
グが施される。
【００８８】図１１を参照して、このエッチングによ
り、アルミニウム配線層１９が形成される。このアルミ
ニウム配線層１９は、凹凸形状を有する接触部５ａを介
在してソース・ドレイン拡散領域３と接する。この後、
レジストパターン２１ｃが除去される。
り、アルミニウム配線層１９が形成される。このアルミ
ニウム配線層１９は、凹凸形状を有する接触部５ａを介
在してソース・ドレイン拡散領域３と接する。この後、
レジストパターン２１ｃが除去される。
【００８９】上記のように本発明の第１の実施例におけ
る半導体装置は製造される。なお、図８に示す多結晶シ
リコン膜２５の形成条件は上記のものに限られず、以下
に述べる方法で形成してもよい。
る半導体装置は製造される。なお、図８に示す多結晶シ
リコン膜２５の形成条件は上記のものに限られず、以下
に述べる方法で形成してもよい。
【００９０】まず減圧ＣＶＤ法を用いて、圧力０．２Ｔ
ｏｒｒ程度、５４０℃以下の低温で層間絶縁膜１５の表
面上にアモルファスシリコンが堆積される。このアモル
ファスシリコンを結晶化するため６００℃程度でランプ
加熱することにより、上記と同様の半球状のグレインよ
りなる凹凸が得られる。ただし、この場合の粒径は〜１
５０ｎｍ程度となり、凹凸の凹部と凸部の高低差は粒径
の約半分、すなわち〜７５ｎｍ程度となる。言い換えれ
ば、隣接する凸部間の距離が１５０ｎｍ以下であり、隣
接する凹部と凸部との高低差が７５ｎｍ以下である。
ｏｒｒ程度、５４０℃以下の低温で層間絶縁膜１５の表
面上にアモルファスシリコンが堆積される。このアモル
ファスシリコンを結晶化するため６００℃程度でランプ
加熱することにより、上記と同様の半球状のグレインよ
りなる凹凸が得られる。ただし、この場合の粒径は〜１
５０ｎｍ程度となり、凹凸の凹部と凸部の高低差は粒径
の約半分、すなわち〜７５ｎｍ程度となる。言い換えれ
ば、隣接する凸部間の距離が１５０ｎｍ以下であり、隣
接する凹部と凸部との高低差が７５ｎｍ以下である。
【００９１】なお、減圧ＣＶＤ法とは、低圧下で膜形成
を行なう方法であり、その圧力範囲は通常０．１Ｔｏｒ
ｒ〜１Ｔｏｒｒである。
を行なう方法であり、その圧力範囲は通常０．１Ｔｏｒ
ｒ〜１Ｔｏｒｒである。
【００９２】また、反応性ガスをシラン（ＳｉＨ4 ）の
代わりにジシラン（Ｓｉ2 Ｈ6 ）を用いてアモルファス
シリコンを堆積した後、ランプ加熱をすることにより同
様の半球状グレインよりなる凹凸を得ることもできる。
この場合は、粒径が５０ｎｍ程度（すなわち凹凸の凹部
と凸部の高低差は２５ｎｍ程度）の微小なサイズのグレ
インを形成することも可能である。言い換えれば、隣接
する凸部間の距離が５０ｎｍ程度であり、隣接する凹部
と凸部との高低差が２５ｎｍ程度である。
代わりにジシラン（Ｓｉ2 Ｈ6 ）を用いてアモルファス
シリコンを堆積した後、ランプ加熱をすることにより同
様の半球状グレインよりなる凹凸を得ることもできる。
この場合は、粒径が５０ｎｍ程度（すなわち凹凸の凹部
と凸部の高低差は２５ｎｍ程度）の微小なサイズのグレ
インを形成することも可能である。言い換えれば、隣接
する凸部間の距離が５０ｎｍ程度であり、隣接する凹部
と凸部との高低差が２５ｎｍ程度である。
【００９３】計算上では、凹凸を構成する半球状グレイ
ンの粒径によって接触部の表面積が大きく変化すること
はない。しかし、半球状グレインの粒径が大きくなる
と、必然的に凹部と凸部との高低差が大きくなり、その
高低差のばらつきの絶対値が大きくなる。高低差のばら
つきの絶対値が大きくなると、たとえば、この凹凸の表
面に沿ってキャパシタ誘電体膜が薄く形成された場合、
このキャパシタ誘電体膜の膜厚が不均一となり、この膜
自体が部分的に薄くなったり、また途切れたりする。こ
れにより、キャパシタにおける電気的リークの耐圧が低
くなるなどの弊害が生じる。
ンの粒径によって接触部の表面積が大きく変化すること
はない。しかし、半球状グレインの粒径が大きくなる
と、必然的に凹部と凸部との高低差が大きくなり、その
高低差のばらつきの絶対値が大きくなる。高低差のばら
つきの絶対値が大きくなると、たとえば、この凹凸の表
面に沿ってキャパシタ誘電体膜が薄く形成された場合、
このキャパシタ誘電体膜の膜厚が不均一となり、この膜
自体が部分的に薄くなったり、また途切れたりする。こ
れにより、キャパシタにおける電気的リークの耐圧が低
くなるなどの弊害が生じる。
【００９４】このため、今後、コンタクト径などのデバ
イス設計ルールが微細化されることを考慮すると、高低
差のばらつきによる影響を防止するためには凹凸を形成
する半球状グレインの粒径は極力小さい方が好ましい。
たとえば、半球状グレインの粒径はコンタクト径の数十
分の１以上数分の１以下程度が好ましい。一方、凹凸を
形成する半球状グレインの粒径が小さすぎると、なめら
かな表面となってしまい接触面積の増大を図ることが困
難となる。上記のことを考慮すると、現在の最先端デバ
イス（サブミクロン〜クォーターミクロン）ルールレベ
ルでは、凹凸を形成する半球状グレインの粒径は約０．
０１μｍ以上０．２μｍ以下（１０ｎｍ以上２００ｎｍ
以下）となる。それゆえ、この半球上グレインよりなる
凹凸の隣接する凸部間の距離が１０ｎｍ以上２００ｎｍ
以下となり、隣接する凹部と凸部との高低差が５ｎｍ以
上１００ｎｍ以下となる。
イス設計ルールが微細化されることを考慮すると、高低
差のばらつきによる影響を防止するためには凹凸を形成
する半球状グレインの粒径は極力小さい方が好ましい。
たとえば、半球状グレインの粒径はコンタクト径の数十
分の１以上数分の１以下程度が好ましい。一方、凹凸を
形成する半球状グレインの粒径が小さすぎると、なめら
かな表面となってしまい接触面積の増大を図ることが困
難となる。上記のことを考慮すると、現在の最先端デバ
イス（サブミクロン〜クォーターミクロン）ルールレベ
ルでは、凹凸を形成する半球状グレインの粒径は約０．
０１μｍ以上０．２μｍ以下（１０ｎｍ以上２００ｎｍ
以下）となる。それゆえ、この半球上グレインよりなる
凹凸の隣接する凸部間の距離が１０ｎｍ以上２００ｎｍ
以下となり、隣接する凹部と凸部との高低差が５ｎｍ以
上１００ｎｍ以下となる。
【００９５】なお、本実施例においては、シリコン基板
１とアルミニウム層１９が直接接する構造について説明
したが、アルミニウム層１９の下層にバリア層を設けた
構成としてもよい。
１とアルミニウム層１９が直接接する構造について説明
したが、アルミニウム層１９の下層にバリア層を設けた
構成としてもよい。
【００９６】図１４は、本発明の第１の実施例における
半導体装置の配線構造において、アルミニウム層の下層
にバリア層を設けた構成を示す概略断面図である。図１
４を参照して、アルミニウム層１９の下層には、バリア
層３１が形成されている。このバリア層３１は、アルミ
ニウム層１９とシリコン基板１との接触部５ａにおける
アロイスパイクの防止および層間絶縁層１５などとの密
着性の向上といった役割をなす。
半導体装置の配線構造において、アルミニウム層の下層
にバリア層を設けた構成を示す概略断面図である。図１
４を参照して、アルミニウム層１９の下層には、バリア
層３１が形成されている。このバリア層３１は、アルミ
ニウム層１９とシリコン基板１との接触部５ａにおける
アロイスパイクの防止および層間絶縁層１５などとの密
着性の向上といった役割をなす。
【００９７】このバリア層３１は、図１５に示すように
接触部５ａに所定の凹凸が形成された後に表面全面に形
成される。この後、図１６に示すように第１の実施例と
同様、アルミニウム層１９が形成される。そして、レジ
ストパターン２１ｃによりアルミニウム層１９とバリア
層３７とがパターニングされて図１４に示す状態とな
る。
接触部５ａに所定の凹凸が形成された後に表面全面に形
成される。この後、図１６に示すように第１の実施例と
同様、アルミニウム層１９が形成される。そして、レジ
ストパターン２１ｃによりアルミニウム層１９とバリア
層３７とがパターニングされて図１４に示す状態とな
る。
【００９８】また、本実施例の製造方法においては、図
８で形成された多結晶シリコン膜２５は異方性エッチン
グにより除去されるが、これに限られるものではなく等
方性エッチングにより除去されてもよい。図８に示す多
結晶シリコン膜２５を等方性エッチングで除去した場
合、図１７に示す状態となる。
８で形成された多結晶シリコン膜２５は異方性エッチン
グにより除去されるが、これに限られるものではなく等
方性エッチングにより除去されてもよい。図８に示す多
結晶シリコン膜２５を等方性エッチングで除去した場
合、図１７に示す状態となる。
【００９９】図１７を参照して、等方性エッチングが施
された場合、コンタクトホール１５ａの側壁に多結晶シ
リコン膜は残らない。またシリコン基板１は層間絶縁膜
１５の下側領域に約１００〜２００Åの寸法分だけ回り
込んだ形状となる。さらに、接触部５ｂに形成される凹
凸形状は、異方性エッチングで形成されたものに比較し
て、なだらかなドーム形状となる。すなわち、凹凸の曲
率が異方性エッチングで形成されたものに比較して小さ
くなる。このため、異方性エッチングを用いた場合は比
較的平坦な従来の接触部に比較して１．５〜２．０倍程
度の接触面積が得られるのに対し、等方性エッチングを
用いると１．５倍程度の接触面積の増加にとどまる。こ
のように図８において多結晶シリコン膜２５ａを等方性
エッチングにより除去した後、異方性エッチングを施し
た場合と同様の後工程を施すと、図１８に示す構成の半
導体装置が得られる。
された場合、コンタクトホール１５ａの側壁に多結晶シ
リコン膜は残らない。またシリコン基板１は層間絶縁膜
１５の下側領域に約１００〜２００Åの寸法分だけ回り
込んだ形状となる。さらに、接触部５ｂに形成される凹
凸形状は、異方性エッチングで形成されたものに比較し
て、なだらかなドーム形状となる。すなわち、凹凸の曲
率が異方性エッチングで形成されたものに比較して小さ
くなる。このため、異方性エッチングを用いた場合は比
較的平坦な従来の接触部に比較して１．５〜２．０倍程
度の接触面積が得られるのに対し、等方性エッチングを
用いると１．５倍程度の接触面積の増加にとどまる。こ
のように図８において多結晶シリコン膜２５ａを等方性
エッチングにより除去した後、異方性エッチングを施し
た場合と同様の後工程を施すと、図１８に示す構成の半
導体装置が得られる。
【０１００】上記の第１の実施例における半導体装置の
配線構造においては、図１または図１８に示すように導
電領域３と配線層１９との接触部５ｂに比較的粗い凹凸
が形成されている。このため、導電領域３と配線層１９
との接触面積を増大することが可能となる。よって、接
触抵抗の低減を図ることができる。
配線構造においては、図１または図１８に示すように導
電領域３と配線層１９との接触部５ｂに比較的粗い凹凸
が形成されている。このため、導電領域３と配線層１９
との接触面積を増大することが可能となる。よって、接
触抵抗の低減を図ることができる。
【０１０１】なお、等方性エッチングにより接触部５ｂ
に凹凸を形成した場合においても、図１９に示すように
バリア層３１を設けてもよい。この場合においても、バ
リア層３１は、アルミニウム層１９とシリコン基板１と
の接触部５ｂにおけるアロイスパイクの防止および絶縁
層１５とアルミニウム層１９との密着性の向上などの役
割をなしている。
に凹凸を形成した場合においても、図１９に示すように
バリア層３１を設けてもよい。この場合においても、バ
リア層３１は、アルミニウム層１９とシリコン基板１と
の接触部５ｂにおけるアロイスパイクの防止および絶縁
層１５とアルミニウム層１９との密着性の向上などの役
割をなしている。
【０１０２】次に、本発明の第２の実施例における半導
体装置の構成について説明する。図２０は、本発明の第
２の実施例における半導体装置であって、トレンチ型の
キャパシタを有する半導体記憶装置の構成を概略的に示
す断面図である。図２０を参照して、シリコン基板１０
１の表面は実質的に平坦であり、第１の表面粗度を有し
ている。シリコン基板１０１の分離酸化膜１０３により
分離される領域にはＤＲＡＭのメモリセルが形成されて
いる。このメモリセルは、１トランジスタ１キャパシタ
よりなるトレンチ型のメモリセルである。すなわち、１
つのＭＯＳトランジスタ１１０に１つのトレンチ型キャ
パシタ１２０が電気的に接続されている。
体装置の構成について説明する。図２０は、本発明の第
２の実施例における半導体装置であって、トレンチ型の
キャパシタを有する半導体記憶装置の構成を概略的に示
す断面図である。図２０を参照して、シリコン基板１０
１の表面は実質的に平坦であり、第１の表面粗度を有し
ている。シリコン基板１０１の分離酸化膜１０３により
分離される領域にはＤＲＡＭのメモリセルが形成されて
いる。このメモリセルは、１トランジスタ１キャパシタ
よりなるトレンチ型のメモリセルである。すなわち、１
つのＭＯＳトランジスタ１１０に１つのトレンチ型キャ
パシタ１２０が電気的に接続されている。
【０１０３】このＭＯＳトランジスタ１１０は、ソース
・ドレイン拡散領域となる１対の不純物領域１０７ｃ
と、ゲート酸化膜１０５ａとゲート電極（ワード線）１
１７とを含んでいる。１対の不純物拡散領域１０７ｃは
所定の距離を隔ててシリコン基板１０１の表面に形成さ
れている。この１対の不純物拡散領域１０７ｃに挟まれ
る領域上にはゲート酸化膜１０５ａを介在してゲート電
極１１７が形成されている。ゲート電極１１７の表面上
にはシリコン酸化物（ＳｉＯ2 ）よりなる絶縁膜１１９
が形成されている。
・ドレイン拡散領域となる１対の不純物領域１０７ｃ
と、ゲート酸化膜１０５ａとゲート電極（ワード線）１
１７とを含んでいる。１対の不純物拡散領域１０７ｃは
所定の距離を隔ててシリコン基板１０１の表面に形成さ
れている。この１対の不純物拡散領域１０７ｃに挟まれ
る領域上にはゲート酸化膜１０５ａを介在してゲート電
極１１７が形成されている。ゲート電極１１７の表面上
にはシリコン酸化物（ＳｉＯ2 ）よりなる絶縁膜１１９
が形成されている。
【０１０４】キャパシタ１２０は、一方電極１０７ａ、
１０７ｂとキャパシタ誘電体膜１０９と他方電極１１１
とを含んでいる。一方電極となる不純物拡散領域１０７
ａ、１０７ｂはシリコン基板１０１の表面に形成された
溝の内周面に形成されている。この一方電極となる不純
物拡散領域１０７ａ、１０７ｂが形成された溝１０１ｂ
の内周面には、シリコン基板１０１の表面に比較して粗
い凹凸が形成されている。すなわち、溝１０１ｂの内周
面はシリコン基板１０１の表面より粗い第２の表面粗度
を有している。この溝１０１ｂの凹凸面を被覆するよう
に凹凸面に沿ってキャパシタ誘電体膜１０９が形成され
ている。またこのキャパシタ誘電体膜１０９を介在して
不純物拡散領域１０７ａ、１０７ｂと対向するように他
方電極となる多結晶シリコン膜１１１が溝１０１ｂを埋
め込むように形成されている。またキャパシタ１２０を
被覆するようにシリコン酸化物よりなる絶縁膜１１３と
１１５とが形成されている。
１０７ｂとキャパシタ誘電体膜１０９と他方電極１１１
とを含んでいる。一方電極となる不純物拡散領域１０７
ａ、１０７ｂはシリコン基板１０１の表面に形成された
溝の内周面に形成されている。この一方電極となる不純
物拡散領域１０７ａ、１０７ｂが形成された溝１０１ｂ
の内周面には、シリコン基板１０１の表面に比較して粗
い凹凸が形成されている。すなわち、溝１０１ｂの内周
面はシリコン基板１０１の表面より粗い第２の表面粗度
を有している。この溝１０１ｂの凹凸面を被覆するよう
に凹凸面に沿ってキャパシタ誘電体膜１０９が形成され
ている。またこのキャパシタ誘電体膜１０９を介在して
不純物拡散領域１０７ａ、１０７ｂと対向するように他
方電極となる多結晶シリコン膜１１１が溝１０１ｂを埋
め込むように形成されている。またキャパシタ１２０を
被覆するようにシリコン酸化物よりなる絶縁膜１１３と
１１５とが形成されている。
【０１０５】ＭＯＳトランジスタ１１０を構成する１対
の不純物拡散領域１０７ｃのいずれか一方は、キャパシ
タ１２０の一方電極を構成する不純物拡散領域１０７ａ
と電気的に接続されている。これにより、ＭＯＳトラン
ジスタ１１０とキャパシタ１２０が電気的に接続され、
メモリセルを構成している。
の不純物拡散領域１０７ｃのいずれか一方は、キャパシ
タ１２０の一方電極を構成する不純物拡散領域１０７ａ
と電気的に接続されている。これにより、ＭＯＳトラン
ジスタ１１０とキャパシタ１２０が電気的に接続され、
メモリセルを構成している。
【０１０６】次に、本発明の第２の実施例における半導
体記憶装置の製造方法について説明する。
体記憶装置の製造方法について説明する。
【０１０７】図２１〜図３２は、本発明の第２の実施例
における半導体記憶装置の製造方法を示す概略断面図で
ある。まず図２１を参照して、実質的に平坦で、第１の
表面粗度を有するシリコン基板１０１の表面にＬＯＣＯ
Ｓ（Local Oxidation of Silicon）法を用いて分離酸化
膜１０３が形成される。分離酸化膜１０３によって分離
されたシリコン基板１０１の表面に、不純物拡散領域１
０７ａが形成される。また、シリコン基板１０１上に
は、うすいシリコン酸化膜１０５が形成される。この
後、シリコン基板１０１の表面全面にフォトレジストが
塗布され、露光処理などにより所望の形状にパターニン
グされてレジストパターン１２１ａとなる。このレジス
トパターン１２１ａをマスクとしてシリコン基板１０１
にエッチングが施される。
における半導体記憶装置の製造方法を示す概略断面図で
ある。まず図２１を参照して、実質的に平坦で、第１の
表面粗度を有するシリコン基板１０１の表面にＬＯＣＯ
Ｓ（Local Oxidation of Silicon）法を用いて分離酸化
膜１０３が形成される。分離酸化膜１０３によって分離
されたシリコン基板１０１の表面に、不純物拡散領域１
０７ａが形成される。また、シリコン基板１０１上に
は、うすいシリコン酸化膜１０５が形成される。この
後、シリコン基板１０１の表面全面にフォトレジストが
塗布され、露光処理などにより所望の形状にパターニン
グされてレジストパターン１２１ａとなる。このレジス
トパターン１２１ａをマスクとしてシリコン基板１０１
にエッチングが施される。
【０１０８】図２２を参照して、このエッチングによ
り、シリコン基板１０１に溝１０１ａが形成される。レ
ジストパターン１２１ａを残したままで斜め回転注入法
を用いて約１０°の角度でイオンが溝１０１ａの表面に
注入される。この後、レジストパターン１２１ａが除去
される。
り、シリコン基板１０１に溝１０１ａが形成される。レ
ジストパターン１２１ａを残したままで斜め回転注入法
を用いて約１０°の角度でイオンが溝１０１ａの表面に
注入される。この後、レジストパターン１２１ａが除去
される。
【０１０９】図２３を参照して、斜め回転注入法によ
り、不純物拡散領域１０７ａと接するように溝１０１ａ
の内周面に不純物拡散領域１０７ａと同導電型の不純物
拡散領域１０７ｂが形成される。
り、不純物拡散領域１０７ａと接するように溝１０１ａ
の内周面に不純物拡散領域１０７ａと同導電型の不純物
拡散領域１０７ｂが形成される。
【０１１０】図２４を参照して、溝１０１ａの内周面に
形成された不純物拡散領域１０７ａ、１０７ｂの表面を
被覆するようにシリコン基板１０１の表面上に多結晶シ
リコン膜１２５が形成される。この多結晶シリコン膜１
２５は、たとえば減圧ＣＶＤ法を用いて、温度：５４０
〜５８０℃、圧力：１Ｔｏｒｒ、反応性ガス：ヘリウム
（Ｈｅ）で希釈された２０％流量のシラン（ＳｉＨ4 ）
の条件で形成される。これにより、多結晶シリコン膜１
２５の表面には、直径８０〜１００ｎｍ程度の半球を連
続的に並べたような形状、すなわち凹部から凸部の高低
差が４０〜５０ｎｍ程度の形状を有する凹凸が形成され
る。この凹凸形状を有する多結晶シリコン膜１２５が等
方性のプラズマエッチングにより除去される。
形成された不純物拡散領域１０７ａ、１０７ｂの表面を
被覆するようにシリコン基板１０１の表面上に多結晶シ
リコン膜１２５が形成される。この多結晶シリコン膜１
２５は、たとえば減圧ＣＶＤ法を用いて、温度：５４０
〜５８０℃、圧力：１Ｔｏｒｒ、反応性ガス：ヘリウム
（Ｈｅ）で希釈された２０％流量のシラン（ＳｉＨ4 ）
の条件で形成される。これにより、多結晶シリコン膜１
２５の表面には、直径８０〜１００ｎｍ程度の半球を連
続的に並べたような形状、すなわち凹部から凸部の高低
差が４０〜５０ｎｍ程度の形状を有する凹凸が形成され
る。この凹凸形状を有する多結晶シリコン膜１２５が等
方性のプラズマエッチングにより除去される。
【０１１１】図２５を参照して、このエッチングによ
り、多結晶シリコン膜１２５とほぼ同じエッチング選択
比を有するシリコン基板１０１の表面には、多結晶シリ
コン膜１２５の表面形状を反映して凹凸が形成される。
すなわち、溝１０１ｂの表面に形成された不純物拡散領
域１０７ａ、１０７ｂの表面には、第１の表面粗度より
粗い第２の表面粗度を有する凹凸が形成される。これに
より、表面に凹凸形状を有するキャパシタの一方電極が
形成される。また分離酸化膜１０３やシリコン酸化膜１
０５は多結晶シリコン膜とのエッチング選択比が大きく
異なるため、多結晶シリコン膜１２５のエッチングによ
り、その表面はほとんどエッチングされない。それゆ
え、分離酸化膜１０３およびシリコン酸化膜１０５の表
面は比較的平坦な形状を有している。
り、多結晶シリコン膜１２５とほぼ同じエッチング選択
比を有するシリコン基板１０１の表面には、多結晶シリ
コン膜１２５の表面形状を反映して凹凸が形成される。
すなわち、溝１０１ｂの表面に形成された不純物拡散領
域１０７ａ、１０７ｂの表面には、第１の表面粗度より
粗い第２の表面粗度を有する凹凸が形成される。これに
より、表面に凹凸形状を有するキャパシタの一方電極が
形成される。また分離酸化膜１０３やシリコン酸化膜１
０５は多結晶シリコン膜とのエッチング選択比が大きく
異なるため、多結晶シリコン膜１２５のエッチングによ
り、その表面はほとんどエッチングされない。それゆ
え、分離酸化膜１０３およびシリコン酸化膜１０５の表
面は比較的平坦な形状を有している。
【０１１２】図２６を参照して、シリコン酸化物（Ｓｉ
Ｏ2 ）、シリコン窒化物（Ｓｉ3 Ｎ 4 ）などよりなるキ
ャパシタ誘電体膜１０９がＣＶＤ法により堆積される。
このキャパシタ誘電体膜１０９は、溝１０１ｂの内周面
に形成された不純物拡散領域１０７ａ、１０７ｂの表面
の凹凸形状に沿って不純物拡散領域１０７ａ、１０７ｂ
を被覆する。
Ｏ2 ）、シリコン窒化物（Ｓｉ3 Ｎ 4 ）などよりなるキ
ャパシタ誘電体膜１０９がＣＶＤ法により堆積される。
このキャパシタ誘電体膜１０９は、溝１０１ｂの内周面
に形成された不純物拡散領域１０７ａ、１０７ｂの表面
の凹凸形状に沿って不純物拡散領域１０７ａ、１０７ｂ
を被覆する。
【０１１３】図２７を参照して、溝１０１ｂを埋込み、
不純物拡散領域１０７ａ、１０７ｂとキャパシタ誘電体
膜１０９を介在して対向するようにシリコン基板１０１
の表面上に多結晶シリコン膜１１１が形成される。この
多結晶シリコン膜１１１の表面全面にシリコン酸化物よ
りなる絶縁膜１１３が形成される。この絶縁膜１１３の
表面全面にフォトレジストが塗布され、露光処理などに
より所望の形状にパターニングされてレジストパターン
１２１ｂとなる。このレジストパターン１２１ｂをマス
クとして絶縁膜１１３と多結晶シリコン膜１１１が順次
エッチング除去される。
不純物拡散領域１０７ａ、１０７ｂとキャパシタ誘電体
膜１０９を介在して対向するようにシリコン基板１０１
の表面上に多結晶シリコン膜１１１が形成される。この
多結晶シリコン膜１１１の表面全面にシリコン酸化物よ
りなる絶縁膜１１３が形成される。この絶縁膜１１３の
表面全面にフォトレジストが塗布され、露光処理などに
より所望の形状にパターニングされてレジストパターン
１２１ｂとなる。このレジストパターン１２１ｂをマス
クとして絶縁膜１１３と多結晶シリコン膜１１１が順次
エッチング除去される。
【０１１４】図２８を参照して、このエッチングによ
り、多結晶シリコン膜よりなるキャパシタの他方電極１
１１が形成される。また、一方電極となる不純物拡散領
域１０７ａ、１０７ｂとキャパシタ誘電体膜１０９と他
方電極となる多結晶シリコン膜１１１とによりキャパシ
タ１２０が形成される。
り、多結晶シリコン膜よりなるキャパシタの他方電極１
１１が形成される。また、一方電極となる不純物拡散領
域１０７ａ、１０７ｂとキャパシタ誘電体膜１０９と他
方電極となる多結晶シリコン膜１１１とによりキャパシ
タ１２０が形成される。
【０１１５】図２９を参照して、シリコン基板１０１の
表面全面にシリコン酸化物よりなる絶縁膜がＣＶＤ法に
より堆積される。この後、絶縁膜にエッチバックが施さ
れ、他方電極となる多結晶シリコン膜１１１の側壁を被
覆するサイドウォール１１５が形成される。またこのエ
ッチバックにより、シリコン基板１０１の表面上に薄く
形成されていたシリコン酸化膜１０９が除去される。
表面全面にシリコン酸化物よりなる絶縁膜がＣＶＤ法に
より堆積される。この後、絶縁膜にエッチバックが施さ
れ、他方電極となる多結晶シリコン膜１１１の側壁を被
覆するサイドウォール１１５が形成される。またこのエ
ッチバックにより、シリコン基板１０１の表面上に薄く
形成されていたシリコン酸化膜１０９が除去される。
【０１１６】図３０を参照して、シリコン基板１０１の
露出する表面にゲート酸化膜１０５ａが薄く形成され
る。またシリコン基板１０１の表面全面に多結晶シリコ
ン膜１１７、シリコン酸化膜１１９が順次、ＣＶＤ法に
より堆積される。このシリコン酸化膜１１９の表面全面
にフォトレジストが塗布され、露光処理などにより所望
の形状にパターニングされてレジストパターン１２１ｃ
となる。このレジストパターン１２１ｃをマスクとして
シリコン酸化膜１１９、多結晶シリコン膜１１７とが順
次エッチング除去される。
露出する表面にゲート酸化膜１０５ａが薄く形成され
る。またシリコン基板１０１の表面全面に多結晶シリコ
ン膜１１７、シリコン酸化膜１１９が順次、ＣＶＤ法に
より堆積される。このシリコン酸化膜１１９の表面全面
にフォトレジストが塗布され、露光処理などにより所望
の形状にパターニングされてレジストパターン１２１ｃ
となる。このレジストパターン１２１ｃをマスクとして
シリコン酸化膜１１９、多結晶シリコン膜１１７とが順
次エッチング除去される。
【０１１７】図３１を参照して、このエッチングによ
り、多結晶シリコンよりなるゲート電極１１７が形成さ
れる。この後、シリコン基板１０１の表面にイオン注入
が施される。
り、多結晶シリコンよりなるゲート電極１１７が形成さ
れる。この後、シリコン基板１０１の表面にイオン注入
が施される。
【０１１８】図３２を参照して、このイオン注入によ
り、ゲート電極１１７の下側領域を挟むようにシリコン
基板１０１に１対の不純物拡散領域１０７ｃが形成され
る。この１対の不純物拡散領域１０７ｃの一方は、一方
電極を構成する不純物拡散領域１０７ａと接するように
形成される。すなわち、不純物拡散領域１０７ｃは、不
純物拡散領域１０７ａと電気的に接続される。ソース・
ドレイン領域をなす１対の不純物拡散領域１０７ｃとゲ
ート酸化膜１０５ａとゲート電極１１７とによりＭＯＳ
トランジスタ１１０が形成される。このＭＯＳトランジ
スタ１１０とキャパシタ１２０によりメモリセルが形成
される。
り、ゲート電極１１７の下側領域を挟むようにシリコン
基板１０１に１対の不純物拡散領域１０７ｃが形成され
る。この１対の不純物拡散領域１０７ｃの一方は、一方
電極を構成する不純物拡散領域１０７ａと接するように
形成される。すなわち、不純物拡散領域１０７ｃは、不
純物拡散領域１０７ａと電気的に接続される。ソース・
ドレイン領域をなす１対の不純物拡散領域１０７ｃとゲ
ート酸化膜１０５ａとゲート電極１１７とによりＭＯＳ
トランジスタ１１０が形成される。このＭＯＳトランジ
スタ１１０とキャパシタ１２０によりメモリセルが形成
される。
【０１１９】上記のように第２の実施例における半導体
記憶装置は製造される。上記の第２の実施例における半
導体記憶装置においては、図２０に示すように一方電極
となる不純物拡散領域１０７ａ、１０７ｂの表面にシリ
コン基板１０１の表面に比較して粗い凹凸が形成されて
いる。このため、キャパシタの他方電極となる多結晶シ
リコン膜１１１との対向面積を増大することが可能とな
る。よって、キャパシタ１２０の容量は、従来の比較的
平坦な対向表面を有するキャパシタに比較して大きくな
る。
記憶装置は製造される。上記の第２の実施例における半
導体記憶装置においては、図２０に示すように一方電極
となる不純物拡散領域１０７ａ、１０７ｂの表面にシリ
コン基板１０１の表面に比較して粗い凹凸が形成されて
いる。このため、キャパシタの他方電極となる多結晶シ
リコン膜１１１との対向面積を増大することが可能とな
る。よって、キャパシタ１２０の容量は、従来の比較的
平坦な対向表面を有するキャパシタに比較して大きくな
る。
【０１２０】上記の第１および第２の実施例における製
造方法では、比較的粗い表面を有する多結晶シリコン膜
を所定の条件で形成した後、これをエッチングによって
除去することにより制御性よくシリコン基板の表面に比
較的粗い凹凸を形成することができる。
造方法では、比較的粗い表面を有する多結晶シリコン膜
を所定の条件で形成した後、これをエッチングによって
除去することにより制御性よくシリコン基板の表面に比
較的粗い凹凸を形成することができる。
【０１２１】次に、局所配線層を有する本発明の第３の
実施例における半導体装置について説明する。
実施例における半導体装置について説明する。
【０１２２】図３３は、局所配線層を有する本発明の第
３の実施例における半導体装置の構成を概略的に示す断
面図である。
３の実施例における半導体装置の構成を概略的に示す断
面図である。
【０１２３】まず、メモリセル部２６０では、シリコン
基板２０１の分離酸化膜２２７によって分離される領域
にはＭＯＳトランジスタ２１０とキャパシタ２２０とか
らなるメモリセルが複数個形成されている。
基板２０１の分離酸化膜２２７によって分離される領域
にはＭＯＳトランジスタ２１０とキャパシタ２２０とか
らなるメモリセルが複数個形成されている。
【０１２４】このＭＯＳトランジスタ２１０は、１対の
ソース・ドレイン拡散領域２０３とゲート酸化膜２０７
とゲート電極２０９とを含んでいる。１対のソース・ド
レイン拡散領域２０３は、所定の距離を隔ててシリコン
基板２０１の表面に形成されている。このソース・ドレ
イン拡散領域２０３に挟まれる領域上にはゲート酸化膜
２０７を介在してゲート電極２０９が形成されている。
このゲート電極２０９を被覆するように絶縁膜２１１が
形成されている。ソースもしくはドレイン拡散領域２０
３のいずれか一方にキャパシタ２２０が電気的に接続さ
れている。
ソース・ドレイン拡散領域２０３とゲート酸化膜２０７
とゲート電極２０９とを含んでいる。１対のソース・ド
レイン拡散領域２０３は、所定の距離を隔ててシリコン
基板２０１の表面に形成されている。このソース・ドレ
イン拡散領域２０３に挟まれる領域上にはゲート酸化膜
２０７を介在してゲート電極２０９が形成されている。
このゲート電極２０９を被覆するように絶縁膜２１１が
形成されている。ソースもしくはドレイン拡散領域２０
３のいずれか一方にキャパシタ２２０が電気的に接続さ
れている。
【０１２５】キャパシタ２２０は、下部電極（ストレー
ジノード）２３１とキャパシタ誘電体膜２３３と上部電
極（セルプレート）２３５とを含んでいる。下部電極２
３１は、ソース・ドレイン拡散領域２０３と接してい
る。この下部電極２３１を被覆するようにキャパシタ誘
電体膜２３３が形成されている。またこのキャパシタ誘
電体膜２３３を介在して下部電極２３１を被覆するよう
に上部電極２３５が形成されている。
ジノード）２３１とキャパシタ誘電体膜２３３と上部電
極（セルプレート）２３５とを含んでいる。下部電極２
３１は、ソース・ドレイン拡散領域２０３と接してい
る。この下部電極２３１を被覆するようにキャパシタ誘
電体膜２３３が形成されている。またこのキャパシタ誘
電体膜２３３を介在して下部電極２３１を被覆するよう
に上部電極２３５が形成されている。
【０１２６】このＭＯＳトランジスタ２１０とキャパシ
タ２２０とからなるメモリセルを被覆するように層間絶
縁膜２１５が形成されている。この層間絶縁膜２１５に
は、ソースもしくはドレイン拡散領域２０３のいずれか
他方の一部表面を露出するコンタクトホール２１５ｂが
形成されている。このコンタクトホール２１５ｂを通じ
てソース・ドレイン拡散領域２０３と接するように配線
層２３７が形成されている。この配線層２３７を被覆す
るように絶縁膜２１９が形成されている。この絶縁膜２
１９の表面上には所望の形状にパターニングされた配線
層２３９が形成されている。
タ２２０とからなるメモリセルを被覆するように層間絶
縁膜２１５が形成されている。この層間絶縁膜２１５に
は、ソースもしくはドレイン拡散領域２０３のいずれか
他方の一部表面を露出するコンタクトホール２１５ｂが
形成されている。このコンタクトホール２１５ｂを通じ
てソース・ドレイン拡散領域２０３と接するように配線
層２３７が形成されている。この配線層２３７を被覆す
るように絶縁膜２１９が形成されている。この絶縁膜２
１９の表面上には所望の形状にパターニングされた配線
層２３９が形成されている。
【０１２７】次に、周辺回路部２５０では、シリコン基
板２０１の表面は、実質的に平坦な第１の表面粗度を有
している。シリコン基板２０１の分離酸化膜２２７によ
り分離される領域には複数個のＭＯＳトランジスタ２１
０が形成されている。
板２０１の表面は、実質的に平坦な第１の表面粗度を有
している。シリコン基板２０１の分離酸化膜２２７によ
り分離される領域には複数個のＭＯＳトランジスタ２１
０が形成されている。
【０１２８】このＭＯＳトランジスタ２１０は、メモリ
セル部２６０と同様、１対のソース・ドレイン拡散領域
２０３とゲート酸化膜２０７とゲート電極２０９とによ
り構成されている。ゲート電極２０９を被覆するように
絶縁膜２１１が形成されている。
セル部２６０と同様、１対のソース・ドレイン拡散領域
２０３とゲート酸化膜２０７とゲート電極２０９とによ
り構成されている。ゲート電極２０９を被覆するように
絶縁膜２１１が形成されている。
【０１２９】ソース・ドレイン拡散領域２０３の各々に
接し、かつ絶縁膜２１１もしくは分離酸化膜２２７に乗
上げるように第１の局所配線層２１３が形成されてい
る。この第１の局所配線層２１３の表面には、シリコン
基板２０１の表面に比較して粗い第２の表面粗度を有す
る凹凸が形成されている。このＭＯＳトランジスタ２１
０と第１の局所配線層２１３とを被覆するように層間絶
縁膜２１５が形成されている。
接し、かつ絶縁膜２１１もしくは分離酸化膜２２７に乗
上げるように第１の局所配線層２１３が形成されてい
る。この第１の局所配線層２１３の表面には、シリコン
基板２０１の表面に比較して粗い第２の表面粗度を有す
る凹凸が形成されている。このＭＯＳトランジスタ２１
０と第１の局所配線層２１３とを被覆するように層間絶
縁膜２１５が形成されている。
【０１３０】この層間絶縁膜２１５には、第１の局所配
線層２１３の一部表面を露出するコンタクトホール２１
５ａが形成されている。このコンタクトホール２１５ａ
を通じて第１の局所配線層２１３に接するように第２の
局所配線層２１７が形成されている。この第２の局所配
線層２１７の表面にも、シリコン基板２０１の表面に比
較して粗い第２の表面粗度を有する凹凸が形成されてい
る。この第２の局所配線層２１７を被覆するように層間
絶縁膜２１５の表面全面には絶縁膜２１９が形成されて
いる。
線層２１３の一部表面を露出するコンタクトホール２１
５ａが形成されている。このコンタクトホール２１５ａ
を通じて第１の局所配線層２１３に接するように第２の
局所配線層２１７が形成されている。この第２の局所配
線層２１７の表面にも、シリコン基板２０１の表面に比
較して粗い第２の表面粗度を有する凹凸が形成されてい
る。この第２の局所配線層２１７を被覆するように層間
絶縁膜２１５の表面全面には絶縁膜２１９が形成されて
いる。
【０１３１】この絶縁膜２１９と層間絶縁膜２１５とに
は、これら２層を突抜けて第１の局所配線層２１３の一
部表面を露出するコンタクトホール２１９ａが形成され
ている。また絶縁膜２１９には、第２の局所配線層２１
７の一部表面を露出するコンタクトホール２１９ｂが形
成されている。このコンタクトホール２１９ａを通じて
第１の局所配線層２１３と接するようにアルミニウム
（Ａｌ）配線層２２１が形成されている。また、コンタ
クトホール２１９ｂを通じて第２の局所配線層２１７と
接するようにアルミニウム配線層２２１が形成されてい
る。
は、これら２層を突抜けて第１の局所配線層２１３の一
部表面を露出するコンタクトホール２１９ａが形成され
ている。また絶縁膜２１９には、第２の局所配線層２１
７の一部表面を露出するコンタクトホール２１９ｂが形
成されている。このコンタクトホール２１９ａを通じて
第１の局所配線層２１３と接するようにアルミニウム
（Ａｌ）配線層２２１が形成されている。また、コンタ
クトホール２１９ｂを通じて第２の局所配線層２１７と
接するようにアルミニウム配線層２２１が形成されてい
る。
【０１３２】次に、図３３に示す半導体装置の周辺回路
部の製造方法について説明する。図３４〜図４２は、図
３３に示す半導体装置の周辺回路部の製造方法を工程順
に示す概略断面図である。図３４を参照して、シリコン
基板２０１の分離酸化膜２２７により分離される領域
に、１対のソース・ドレイン拡散領域２０３とゲート酸
化膜２０７とゲート電極２０９とを含むＭＯＳトランジ
スタ２１０が形成される。またゲート電極２０９を被覆
する絶縁膜２１１が形成される。
部の製造方法について説明する。図３４〜図４２は、図
３３に示す半導体装置の周辺回路部の製造方法を工程順
に示す概略断面図である。図３４を参照して、シリコン
基板２０１の分離酸化膜２２７により分離される領域
に、１対のソース・ドレイン拡散領域２０３とゲート酸
化膜２０７とゲート電極２０９とを含むＭＯＳトランジ
スタ２１０が形成される。またゲート電極２０９を被覆
する絶縁膜２１１が形成される。
【０１３３】図３５を参照して、ソース・ドレイン拡散
領域２０３と接するようにシリコン基板２０１の表面全
面には多結晶シリコン膜２１３ａが形成される。この多
結晶シリコン膜２１３ａは、たとえば減圧ＣＶＤ法を用
いて、温度：５４０〜５８０℃、圧力：１Ｔｏｒｒ、反
応性ガス：ヘリウム（Ｈｅ）で希釈された２０％流量の
シラン（ＳｉＨ4 ）の条件で形成される。この方法によ
り形成される多結晶シリコン膜２１３ａの表面には、直
径が８０〜１００ｎｍ程度の半球を並べたような形状の
凹凸、すなわち凹部と凸部の高低差が４０〜５０ｎｍ程
度の形状を有する凹凸が形成される。
領域２０３と接するようにシリコン基板２０１の表面全
面には多結晶シリコン膜２１３ａが形成される。この多
結晶シリコン膜２１３ａは、たとえば減圧ＣＶＤ法を用
いて、温度：５４０〜５８０℃、圧力：１Ｔｏｒｒ、反
応性ガス：ヘリウム（Ｈｅ）で希釈された２０％流量の
シラン（ＳｉＨ4 ）の条件で形成される。この方法によ
り形成される多結晶シリコン膜２１３ａの表面には、直
径が８０〜１００ｎｍ程度の半球を並べたような形状の
凹凸、すなわち凹部と凸部の高低差が４０〜５０ｎｍ程
度の形状を有する凹凸が形成される。
【０１３４】図３６を参照して、多結晶シリコン膜２１
３ａの表面全面にフォトレジストが塗布され、露光処理
などにより所望の形状にパターニングされてレジストパ
ターン２２９ａとなる。このレジストパターン２２９ａ
をマスクとして多結晶シリコン膜２１３ａにエッチング
が施される。
３ａの表面全面にフォトレジストが塗布され、露光処理
などにより所望の形状にパターニングされてレジストパ
ターン２２９ａとなる。このレジストパターン２２９ａ
をマスクとして多結晶シリコン膜２１３ａにエッチング
が施される。
【０１３５】図３７を参照して、このエッチングによ
り、ソース・ドレイン拡散領域２０３に接し、表面に比
較的粗い凹凸を有する第１の局所配線層２１３が分離酸
化膜２２７もしくは絶縁膜２１１に乗上げるように形成
される。
り、ソース・ドレイン拡散領域２０３に接し、表面に比
較的粗い凹凸を有する第１の局所配線層２１３が分離酸
化膜２２７もしくは絶縁膜２１１に乗上げるように形成
される。
【０１３６】図３８を参照して、ＭＯＳトランジスタ２
１０と第１の局所配線層２１３とを被覆するようにシリ
コン基板２０１の表面全面に層間絶縁膜２１５が形成さ
れる。この層間絶縁膜２１５に平坦化処理が施される。
この層間絶縁膜２１５には、写真製版、ＲＩＥなどによ
りコンタクトホール２１５ａが形成される。このコンタ
クトホール２１５ａからは第１の局所配線層２１３の一
部表面が露出する。
１０と第１の局所配線層２１３とを被覆するようにシリ
コン基板２０１の表面全面に層間絶縁膜２１５が形成さ
れる。この層間絶縁膜２１５に平坦化処理が施される。
この層間絶縁膜２１５には、写真製版、ＲＩＥなどによ
りコンタクトホール２１５ａが形成される。このコンタ
クトホール２１５ａからは第１の局所配線層２１３の一
部表面が露出する。
【０１３７】図３９を参照して、コンタクトホール２１
５ａを通じて第１の局所配線層２１３と接するように多
結晶シリコン膜２１７ａが層間絶縁膜２１５の表面上に
形成される。この多結晶シリコン膜２１７ａは、図２９
に示す工程において多結晶シリコン膜２１３ａを形成し
た条件とたとえば同じ条件で形成される。それゆえ、多
結晶シリコン膜２１７ａの表面もシリコン基板２０１の
表面に比較して粗い凹凸が形成される。この多結晶シリ
コン膜２１７ａの表面全面にフォトレジストが塗布さ
れ、露光処理などによりパターニングされてレジストパ
ターン２２９ｂが形成される。このレジストパターン２
２９ｂをマスクとして多結晶シリコン膜２１７ａにエッ
チングが施される。
５ａを通じて第１の局所配線層２１３と接するように多
結晶シリコン膜２１７ａが層間絶縁膜２１５の表面上に
形成される。この多結晶シリコン膜２１７ａは、図２９
に示す工程において多結晶シリコン膜２１３ａを形成し
た条件とたとえば同じ条件で形成される。それゆえ、多
結晶シリコン膜２１７ａの表面もシリコン基板２０１の
表面に比較して粗い凹凸が形成される。この多結晶シリ
コン膜２１７ａの表面全面にフォトレジストが塗布さ
れ、露光処理などによりパターニングされてレジストパ
ターン２２９ｂが形成される。このレジストパターン２
２９ｂをマスクとして多結晶シリコン膜２１７ａにエッ
チングが施される。
【０１３８】図４０を参照して、このエッチングによ
り、コンタクトホール２１５ａを通じて第１の局所配線
層２１３に接する第２の局所配線層２１７が形成され
る。
り、コンタクトホール２１５ａを通じて第１の局所配線
層２１３に接する第２の局所配線層２１７が形成され
る。
【０１３９】図４１を参照して、第２の局所配線層２１
７を被覆するように層間絶縁膜２１５の表面上には絶縁
膜２１９が形成される。この絶縁膜２１９と層間絶縁膜
２１５には、この２層を突抜け、第１の局所配線層２１
３の一部表面を露出するコンタクトホール２１９ａが写
真製版、ＲＩＥなどにより形成される。また、絶縁膜２
１９には、第２の局所配線層２１７の一部表面を露出す
るコンタクトホール２１９ｂが写真製版、ＲＩＥなどに
より形成される。
７を被覆するように層間絶縁膜２１５の表面上には絶縁
膜２１９が形成される。この絶縁膜２１９と層間絶縁膜
２１５には、この２層を突抜け、第１の局所配線層２１
３の一部表面を露出するコンタクトホール２１９ａが写
真製版、ＲＩＥなどにより形成される。また、絶縁膜２
１９には、第２の局所配線層２１７の一部表面を露出す
るコンタクトホール２１９ｂが写真製版、ＲＩＥなどに
より形成される。
【０１４０】図４２を参照して、コンタクトホール２１
９ａを通じて第１の局所配線層２１３の一部表面と接す
るように、またコンタクトホール２１９ｂを通じて第２
の局所配線層２１７の表面と接するようにアルミニウム
層が形成され、写真製版、ＲＩＥなどによりパターニン
グされてアルミニウム配線層２２１が形成される。
９ａを通じて第１の局所配線層２１３の一部表面と接す
るように、またコンタクトホール２１９ｂを通じて第２
の局所配線層２１７の表面と接するようにアルミニウム
層が形成され、写真製版、ＲＩＥなどによりパターニン
グされてアルミニウム配線層２２１が形成される。
【０１４１】次に、第１の局所配線層２１３を設けたこ
とによる利点について説明する。一般に、メモリセル領
域２６０でスタック型キャパシタ２２０を使用すると基
板２０１表面とキャパシタ２２０の間に大きな高低差が
生じる。よって、メモリセルを被覆する層間絶縁膜２１
５には大きな表面段差が生じる。この層間絶縁膜２１５
の表面上でアルミニウム配線をパターニングすることを
考慮すると、層間絶縁膜２１５の表面に大きな段差があ
ることは好ましくない。このため、層間絶縁膜２１５に
平坦化処理を施す必要が生じる。平坦化処理により層間
絶縁膜２１５表面の平坦化を容易にするためには、層間
絶縁膜２１５の膜厚は厚い方が好ましい。このため、平
坦化処理が施された後の層間絶縁膜２１５の厚みは必然
的に厚くなる。したがって、層間絶縁膜２１５に形成さ
れる基板２０１表面に達するコンタクトホールの深さは
２〜３μｍ程度と深くなる。このようなコンタクトホー
ルを寸法制御性よく開孔するのは非常な困難を伴う。
とによる利点について説明する。一般に、メモリセル領
域２６０でスタック型キャパシタ２２０を使用すると基
板２０１表面とキャパシタ２２０の間に大きな高低差が
生じる。よって、メモリセルを被覆する層間絶縁膜２１
５には大きな表面段差が生じる。この層間絶縁膜２１５
の表面上でアルミニウム配線をパターニングすることを
考慮すると、層間絶縁膜２１５の表面に大きな段差があ
ることは好ましくない。このため、層間絶縁膜２１５に
平坦化処理を施す必要が生じる。平坦化処理により層間
絶縁膜２１５表面の平坦化を容易にするためには、層間
絶縁膜２１５の膜厚は厚い方が好ましい。このため、平
坦化処理が施された後の層間絶縁膜２１５の厚みは必然
的に厚くなる。したがって、層間絶縁膜２１５に形成さ
れる基板２０１表面に達するコンタクトホールの深さは
２〜３μｍ程度と深くなる。このようなコンタクトホー
ルを寸法制御性よく開孔するのは非常な困難を伴う。
【０１４２】特に、周辺回路部２５０では、ＭＯＳトラ
ンジスタ２１０が密に形成されているため、ソース・ド
レイン拡散領域２０３の露出表面も小さい。それゆえ、
ソース・ドレイン拡散領域２０３表面に達するコンタク
トホールの径も小さくなり、写真製版の重ね合せ精度に
余裕のない箇所が生じる。
ンジスタ２１０が密に形成されているため、ソース・ド
レイン拡散領域２０３の露出表面も小さい。それゆえ、
ソース・ドレイン拡散領域２０３表面に達するコンタク
トホールの径も小さくなり、写真製版の重ね合せ精度に
余裕のない箇所が生じる。
【０１４３】第１の局所配線層２１３は、上層配線層２
１７との接触部に所定の平面占有面積を確保する役割を
なす。このため、コンタクトホール２１５ａの開口径は
ソース・ドレイン拡散領域２０３の露出表面より大きく
設計でき、写真製版の重ね合せが容易となる。
１７との接触部に所定の平面占有面積を確保する役割を
なす。このため、コンタクトホール２１５ａの開口径は
ソース・ドレイン拡散領域２０３の露出表面より大きく
設計でき、写真製版の重ね合せが容易となる。
【０１４４】しかし、上層配線層２１７とソース・ドレ
イン拡散領域２０３との間に第１の局所配線層２１３を
設けたことにより接触点が増える。このため、それに伴
う接触抵抗が増加する。
イン拡散領域２０３との間に第１の局所配線層２１３を
設けたことにより接触点が増える。このため、それに伴
う接触抵抗が増加する。
【０１４５】本発明の第３の実施例では、第１の局所配
線層２１３の表面にシリコン基板２０１の表面に比較し
て粗い凹凸が形成されている。このため、上層配線層２
１７と第１の局所配線層２１３との間の接触面積を増加
させることができ、それに伴って接触抵抗の低減を図る
ことが可能となる。
線層２１３の表面にシリコン基板２０１の表面に比較し
て粗い凹凸が形成されている。このため、上層配線層２
１７と第１の局所配線層２１３との間の接触面積を増加
させることができ、それに伴って接触抵抗の低減を図る
ことが可能となる。
【０１４６】また、上層のアルミニウム配線層２２１の
ピッチに余裕がない場合などには、第２の局所配線層２
１７のように引出線として使用すれば、上層のアルミニ
ウム配線層２２１の平面位置を移動させることができ、
配線設計上の余裕を得ることも可能となる。この第２の
局所配線層２１７を設けたことにより、上記と同様、接
触点が増加する。このため、第２の局所配線層２１７の
表面に比較的粗い凹凸を形成することは接触抵抗を低減
させる上で好ましい。
ピッチに余裕がない場合などには、第２の局所配線層２
１７のように引出線として使用すれば、上層のアルミニ
ウム配線層２２１の平面位置を移動させることができ、
配線設計上の余裕を得ることも可能となる。この第２の
局所配線層２１７を設けたことにより、上記と同様、接
触点が増加する。このため、第２の局所配線層２１７の
表面に比較的粗い凹凸を形成することは接触抵抗を低減
させる上で好ましい。
【０１４７】なお、図３３には、第１の局所配線層２１
３とソース・ドレイン拡散領域２０３との接触面は比較
的平坦な形状となっているが、図４３に示すようにこの
接触面にも比較的粗い凹凸が形成されていてもよい。こ
の基板表面に設けられた凹凸の形状は、第１および第２
の実施例で説明した形状と同様の形状を有している。す
なわち、基板２０１の表面の凹凸の隣接する凸部間の距
離が１０ｎｍ以上２００ｎｍ以下であり、隣接する凹部
と凸部との高低差は５ｎｍ以上１００ｎｍ以下である。
より好ましくは、隣接する凸部間の距離が８０ｎｍ以上
１００ｎｍ以下であり、隣接する凹部と凸部との高低差
が４０ｎｍ以上５０ｎｍ以下である。
３とソース・ドレイン拡散領域２０３との接触面は比較
的平坦な形状となっているが、図４３に示すようにこの
接触面にも比較的粗い凹凸が形成されていてもよい。こ
の基板表面に設けられた凹凸の形状は、第１および第２
の実施例で説明した形状と同様の形状を有している。す
なわち、基板２０１の表面の凹凸の隣接する凸部間の距
離が１０ｎｍ以上２００ｎｍ以下であり、隣接する凹部
と凸部との高低差は５ｎｍ以上１００ｎｍ以下である。
より好ましくは、隣接する凸部間の距離が８０ｎｍ以上
１００ｎｍ以下であり、隣接する凹部と凸部との高低差
が４０ｎｍ以上５０ｎｍ以下である。
【０１４８】なお、第３の実施例においても、図４４に
示すようにアルミニウム層２３９の下層にバリア層２３
１を設けてもよい。またバリア層２３１が設けられる場
合には、図４５に示すようにコンタクトホール２１９
ａ、２１９ｂが形成された後、表面全面にバリア層２３
１が形成される。
示すようにアルミニウム層２３９の下層にバリア層２３
１を設けてもよい。またバリア層２３１が設けられる場
合には、図４５に示すようにコンタクトホール２１９
ａ、２１９ｂが形成された後、表面全面にバリア層２３
１が形成される。
【０１４９】上記の第１、第２および第３の実施例で
は、表面に粗い凹凸を有する多結晶シリコン膜を利用し
て導電領域の表面積を増加させて接触抵抗の低減やキャ
パシタ容量の増大を図っているが、この凹凸を有する多
結晶シリコン膜は以下のように用いても顕著な効果を発
揮する。
は、表面に粗い凹凸を有する多結晶シリコン膜を利用し
て導電領域の表面積を増加させて接触抵抗の低減やキャ
パシタ容量の増大を図っているが、この凹凸を有する多
結晶シリコン膜は以下のように用いても顕著な効果を発
揮する。
【０１５０】一般に、ＭＯＳトランジスタのゲートは、
半導体基板の表面全面に形成された多結晶シリコン膜な
どの導電層を写真製版などにより所望の形状にパターニ
ングすることによって形成される。しかしながら、ゲー
ト電極となる導電層の表面に段差が生じている場合、こ
の導電層上でゲートレジストパターンを所望の形状に形
成することは困難を極める。
半導体基板の表面全面に形成された多結晶シリコン膜な
どの導電層を写真製版などにより所望の形状にパターニ
ングすることによって形成される。しかしながら、ゲー
ト電極となる導電層の表面に段差が生じている場合、こ
の導電層上でゲートレジストパターンを所望の形状に形
成することは困難を極める。
【０１５１】図４６（ａ）は、従来のＭＯＳトランジス
タのゲート電極を形成する工程を示す概略平面図であ
り、また図４６（ｂ）は、図４６（ａ）のＢ−Ｂ線に沿
う概略断面図である。たとえば図４６に示すように分離
酸化膜３０３の形成されたシリコン基板３０１の表面全
面に酸化膜３０５を介在して多結晶シリコン膜３５７ａ
とたとえばタングステンシリサイド（ＷＳｉ）膜３５９
ａとが形成される。この多結晶シリコン膜３５７ａとタ
ングステンシリサイド膜３５９ａとはゲート電極となる
導電層である。また、タングステンシリサイド膜３５９
ａには、下層の分離酸化膜３０３とシリコン基板３０１
とにより構成される段差に沿って表面段差が生じてい
る。このタングステンシリサイド膜３５９ａと多結晶シ
リコン膜３５７ａとをパターニングしてゲート電極を形
成する際、まずタングステンシリサイド膜３５９ａの表
面にフォトレジスト３１１が塗布される。このフォトレ
ジスト３１１は露光処理などにより所望の形状にパター
ニングされて、ゲートレジストパターンが形成される。
タのゲート電極を形成する工程を示す概略平面図であ
り、また図４６（ｂ）は、図４６（ａ）のＢ−Ｂ線に沿
う概略断面図である。たとえば図４６に示すように分離
酸化膜３０３の形成されたシリコン基板３０１の表面全
面に酸化膜３０５を介在して多結晶シリコン膜３５７ａ
とたとえばタングステンシリサイド（ＷＳｉ）膜３５９
ａとが形成される。この多結晶シリコン膜３５７ａとタ
ングステンシリサイド膜３５９ａとはゲート電極となる
導電層である。また、タングステンシリサイド膜３５９
ａには、下層の分離酸化膜３０３とシリコン基板３０１
とにより構成される段差に沿って表面段差が生じてい
る。このタングステンシリサイド膜３５９ａと多結晶シ
リコン膜３５７ａとをパターニングしてゲート電極を形
成する際、まずタングステンシリサイド膜３５９ａの表
面にフォトレジスト３１１が塗布される。このフォトレ
ジスト３１１は露光処理などにより所望の形状にパター
ニングされて、ゲートレジストパターンが形成される。
【０１５２】しかし、このフォトレジスト３１１の露光
時において、露光されるべき領域３１１ｂの下層に表面
段差があると、本来露光されるべきでない領域３１１ａ
までが露光され、ゲートレジストパターンに形状不良が
生じる。
時において、露光されるべき領域３１１ｂの下層に表面
段差があると、本来露光されるべきでない領域３１１ａ
までが露光され、ゲートレジストパターンに形状不良が
生じる。
【０１５３】特に、図４６（ａ）に示すように分離酸化
膜３０３に周囲を取り囲まれた素子形成領域３３０では
フォトレジスト３１１の下層の段差により露光光が素子
形成領域の中心部に集められる、いわゆる凹面鏡化が生
じる。この凹面鏡化が生じた場合、フォトレジスト３１
１のゲートレジストパターンとなる部分３１１ａが大幅
に露光されることとなる。このため、ゲートレジストパ
ターンに大きなパターンの欠損などが生じ、ゲートレジ
ストパターンの形状が劣化するという弊害が生じる。
膜３０３に周囲を取り囲まれた素子形成領域３３０では
フォトレジスト３１１の下層の段差により露光光が素子
形成領域の中心部に集められる、いわゆる凹面鏡化が生
じる。この凹面鏡化が生じた場合、フォトレジスト３１
１のゲートレジストパターンとなる部分３１１ａが大幅
に露光されることとなる。このため、ゲートレジストパ
ターンに大きなパターンの欠損などが生じ、ゲートレジ
ストパターンの形状が劣化するという弊害が生じる。
【０１５４】この形状の劣化が生じたゲートレジストパ
ターンをマスクとしてタングステンシリサイド膜３５９
ａと多結晶シリコン膜３５７ａとを順次エッチング除去
した場合、ゲート長の短いゲート電極が形成されること
となり、最悪の場合ゲート電極は断線してしまう。また
断線しないまでも、ゲート長が短くなった場合、このゲ
ート電極をマスクとして形成されるソース・ドレイン拡
散領域間でパンチスルーなどが生じやすくなる。
ターンをマスクとしてタングステンシリサイド膜３５９
ａと多結晶シリコン膜３５７ａとを順次エッチング除去
した場合、ゲート長の短いゲート電極が形成されること
となり、最悪の場合ゲート電極は断線してしまう。また
断線しないまでも、ゲート長が短くなった場合、このゲ
ート電極をマスクとして形成されるソース・ドレイン拡
散領域間でパンチスルーなどが生じやすくなる。
【０１５５】上記の弊害を防止するため、図４７に示す
ように多結晶シリコン膜３０７ａの表面に比較的粗い凹
凸が形成される。この場合、表面に比較的粗い凹凸を有
する多結晶シリコン膜３０７ａの表面上に形成されるタ
ングステンシリサイド膜３０９ａの表面にも下層の表面
形状が反映されて比較的粗い凹凸が形成される。このた
め、タングステンシリサイド膜３０９ａの表面上に塗布
されたフォトレジスト３１１を露光する際に、露光光３
２０はタングステンシリサイド膜３０９ａの表面におい
て乱反射させられる。よって露光光３２０は本来露光さ
れるべきでない領域３１１ａに入射されなくなるか、も
しくは入射されたとしても入射光の強度が低減される。
それゆえ、ゲートレジストパターンにはパターンの欠損
が生じ難くなり形状の劣化も防止され得る。したがっ
て、このゲートレジストパターンを用いてパターニング
されたゲート電極は良好な形状を維持することが可能で
ある。
ように多結晶シリコン膜３０７ａの表面に比較的粗い凹
凸が形成される。この場合、表面に比較的粗い凹凸を有
する多結晶シリコン膜３０７ａの表面上に形成されるタ
ングステンシリサイド膜３０９ａの表面にも下層の表面
形状が反映されて比較的粗い凹凸が形成される。このた
め、タングステンシリサイド膜３０９ａの表面上に塗布
されたフォトレジスト３１１を露光する際に、露光光３
２０はタングステンシリサイド膜３０９ａの表面におい
て乱反射させられる。よって露光光３２０は本来露光さ
れるべきでない領域３１１ａに入射されなくなるか、も
しくは入射されたとしても入射光の強度が低減される。
それゆえ、ゲートレジストパターンにはパターンの欠損
が生じ難くなり形状の劣化も防止され得る。したがっ
て、このゲートレジストパターンを用いてパターニング
されたゲート電極は良好な形状を維持することが可能で
ある。
【０１５６】このように表面に比較的粗い凹凸を有する
多結晶シリコン膜を用いて形成されたＭＯＳトランジス
タの構成について以下に説明する。
多結晶シリコン膜を用いて形成されたＭＯＳトランジス
タの構成について以下に説明する。
【０１５７】図４８（ａ）は、表面に比較的粗い凹凸を
有する多結晶シリコン膜を用いて形成されたＭＯＳトラ
ンジスタの構成を概略的に示す平面図であり、また図４
８（ｂ）は、（ａ）のＤ−Ｄ線に沿う断面図である。
有する多結晶シリコン膜を用いて形成されたＭＯＳトラ
ンジスタの構成を概略的に示す平面図であり、また図４
８（ｂ）は、（ａ）のＤ−Ｄ線に沿う断面図である。
【０１５８】図４８（ａ）、（ｂ）を参照して、素子形
成領域３３０を取囲むように分離酸化膜３０３がシリコ
ン基板３０１の表面に形成されている。この素子形成領
域３３０には、ＭＯＳトランジスタ３１０が形成されて
いる。このＭＯＳトランジスタ３１０は、１対のソース
・ドレイン拡散領域３１５とゲート酸化膜３０５とゲー
ト電極３０７、３０９とを含んでいる。１対のソース・
ドレイン拡散領域３１５は、シリコン基板３０１の表面
に所定の距離を隔てて形成されている。この１対のソー
ス・ドレイン拡散領域３１５に挟まれる領域上にはゲー
ト酸化膜３０５を介在してゲート電極３０７、３０９が
形成されている。ゲート電極は、多結晶シリコン膜３０
７とたとえばタングステンシリサイド膜３０９とにより
構成されている。またこの多結晶シリコン膜３０７の表
面は、シリコン基板３０１の表面に比較して粗い凹凸を
有している。この凹凸の形状は第１、第２および第３の
実施例で説明した凹凸形状と同様である。すなわち、基
板２０１表面の凹凸の隣接する凸部間の距離が１０ｎｍ
以上２００ｎｍ以下であり、隣接する凹部と凸部との高
低差は５ｎｍ以上１００ｎｍ以下である。より好ましく
は、隣接する凸部間の距離が８０ｎｍ以上１００ｎｍ以
下であり、隣接する凹部と凸部との高低差が４０ｎｍ以
上５０ｎｍ以下である。このため、この多結晶シリコン
膜３０７の表面上に形成されるタングステンシリサイド
膜３０９の表面にも、この多結晶シリコン膜３０７の表
面形状を反映して比較的粗い凹凸が形成されている。
成領域３３０を取囲むように分離酸化膜３０３がシリコ
ン基板３０１の表面に形成されている。この素子形成領
域３３０には、ＭＯＳトランジスタ３１０が形成されて
いる。このＭＯＳトランジスタ３１０は、１対のソース
・ドレイン拡散領域３１５とゲート酸化膜３０５とゲー
ト電極３０７、３０９とを含んでいる。１対のソース・
ドレイン拡散領域３１５は、シリコン基板３０１の表面
に所定の距離を隔てて形成されている。この１対のソー
ス・ドレイン拡散領域３１５に挟まれる領域上にはゲー
ト酸化膜３０５を介在してゲート電極３０７、３０９が
形成されている。ゲート電極は、多結晶シリコン膜３０
７とたとえばタングステンシリサイド膜３０９とにより
構成されている。またこの多結晶シリコン膜３０７の表
面は、シリコン基板３０１の表面に比較して粗い凹凸を
有している。この凹凸の形状は第１、第２および第３の
実施例で説明した凹凸形状と同様である。すなわち、基
板２０１表面の凹凸の隣接する凸部間の距離が１０ｎｍ
以上２００ｎｍ以下であり、隣接する凹部と凸部との高
低差は５ｎｍ以上１００ｎｍ以下である。より好ましく
は、隣接する凸部間の距離が８０ｎｍ以上１００ｎｍ以
下であり、隣接する凹部と凸部との高低差が４０ｎｍ以
上５０ｎｍ以下である。このため、この多結晶シリコン
膜３０７の表面上に形成されるタングステンシリサイド
膜３０９の表面にも、この多結晶シリコン膜３０７の表
面形状を反映して比較的粗い凹凸が形成されている。
【０１５９】なお、ゲート電極は、多結晶シリコン膜３
０７とタングステンシリサイド膜３０９の２層構造に限
られず、多結晶シリコン膜３０７と他の金属膜との２層
構造であってもよく、多結晶シリコン膜３０７の単層構
造であってもよい。
０７とタングステンシリサイド膜３０９の２層構造に限
られず、多結晶シリコン膜３０７と他の金属膜との２層
構造であってもよく、多結晶シリコン膜３０７の単層構
造であってもよい。
【０１６０】なお、図４７に示される多結晶シリコン膜
３０７ａは、第１および第２の実施例における多結晶シ
リコン膜２５、１２５の製造方法と同様の方法で形成し
てもよく、またこれに限られるものではない。
３０７ａは、第１および第２の実施例における多結晶シ
リコン膜２５、１２５の製造方法と同様の方法で形成し
てもよく、またこれに限られるものではない。
【０１６１】また、２つの導電層が接触する場合、その
接触部に凹凸があると、２つの導電層間の密着性が良好
となる。このように密着性が良好となるため、この２つ
の導電層間における接触抵抗はさらに低減できるものと
考えられる。
接触部に凹凸があると、２つの導電層間の密着性が良好
となる。このように密着性が良好となるため、この２つ
の導電層間における接触抵抗はさらに低減できるものと
考えられる。
【０１６２】
【発明の効果】本発明の一の局面に従う半導体装置の製
造方法においては、比較的大きな表面粗度を有する被覆
層が導電領域の表面を被覆するように形成された後、エ
ッチング除去されることにより被覆層の表面形状を導電
領域の表面に正確に反映させることが可能である。この
ため、被覆層がエッチング除去された後の導電領域の表
面粗度を所望の第２の表面粗度に制御性よく形成するこ
とが容易である。
造方法においては、比較的大きな表面粗度を有する被覆
層が導電領域の表面を被覆するように形成された後、エ
ッチング除去されることにより被覆層の表面形状を導電
領域の表面に正確に反映させることが可能である。この
ため、被覆層がエッチング除去された後の導電領域の表
面粗度を所望の第２の表面粗度に制御性よく形成するこ
とが容易である。
【０１６３】本発明の他の局面に従う半導体装置の配線
構造の製造方法においては、比較的大きな表面粗度を有
する被覆層が導電領域の表面を被覆するように形成され
た後、エッチング除去されることにより被覆層の表面形
状を導電領域の表面に正確に反映させることが可能であ
る。このため、被覆層がエッチング除去された後の導電
領域の表面粗度を所望の第２の表面粗度に制御性よく形
成することが可能となる。
構造の製造方法においては、比較的大きな表面粗度を有
する被覆層が導電領域の表面を被覆するように形成され
た後、エッチング除去されることにより被覆層の表面形
状を導電領域の表面に正確に反映させることが可能であ
る。このため、被覆層がエッチング除去された後の導電
領域の表面粗度を所望の第２の表面粗度に制御性よく形
成することが可能となる。
【０１６４】また配線層は第１の表面粗度よりも大きい
第２の表面粗度を有する導電領域の表面に接するように
形成される。このため、接触部の平面占有面積が減少し
ても所定の接触面積を確保することが可能となる。
第２の表面粗度を有する導電領域の表面に接するように
形成される。このため、接触部の平面占有面積が減少し
ても所定の接触面積を確保することが可能となる。
【０１６５】この方法により製造される本発明の３つの
局面に従う各半導体装置の配線構造は、高集積化に伴な
う接触抵抗の増大を防止することができる構成を有して
いる。
局面に従う各半導体装置の配線構造は、高集積化に伴な
う接触抵抗の増大を防止することができる構成を有して
いる。
【０１６６】本発明のさらに他の局面に従う半導体記憶
装置の製造方法においては、比較的大きな表面粗度を有
する被覆層が導電領域の表面を被覆するように形成され
た後、エッチング除去されることにより被覆層の表面形
状を導電領域の表面に正確に反映させることが可能であ
る。このため、被覆層がエッチング除去された後の導電
領域の表面粗度を所望の第２の表面粗度に制御性よく形
成することが可能となる。
装置の製造方法においては、比較的大きな表面粗度を有
する被覆層が導電領域の表面を被覆するように形成され
た後、エッチング除去されることにより被覆層の表面形
状を導電領域の表面に正確に反映させることが可能であ
る。このため、被覆層がエッチング除去された後の導電
領域の表面粗度を所望の第２の表面粗度に制御性よく形
成することが可能となる。
【０１６７】また、溝の内周面に形成された導電領域の
表面は第１の表面粗度よりも大きい第２の表面粗度を有
している。このため、導電領域と電極層とにより形成さ
れるトレンチ型キャパシタの電極間の対向面積を増大さ
せることが可能となる。
表面は第１の表面粗度よりも大きい第２の表面粗度を有
している。このため、導電領域と電極層とにより形成さ
れるトレンチ型キャパシタの電極間の対向面積を増大さ
せることが可能となる。
【０１６８】本発明のさらに他の局面に従う半導体装置
の製造方法では、比較的大きな表面粗度を有する導電層
を形成することができる。この導電層はたとえば減圧Ｃ
ＶＤ技術を用いて所定の条件を選択することにより形成
可能であり、被覆層の表面粗度を制御することは比較的
容易である。したがって、第２の表面粗度を有する導電
層を制御性よく形成することが可能である。
の製造方法では、比較的大きな表面粗度を有する導電層
を形成することができる。この導電層はたとえば減圧Ｃ
ＶＤ技術を用いて所定の条件を選択することにより形成
可能であり、被覆層の表面粗度を制御することは比較的
容易である。したがって、第２の表面粗度を有する導電
層を制御性よく形成することが可能である。
【０１６９】この方法で製造される本発明の局面に従う
半導体装置においては、導電領域と配線層との間に導電
層が設けられている。この導電層の表面は第１の表面粗
度よりも大きい第２の表面粗度を有している。このた
め、導電層と配線層との接触部において、第１の表面粗
度の場合に比較して第２の表面粗度の方が配線層との接
触面積が大きくなり、それゆえ接触抵抗を低減すること
が可能となる。
半導体装置においては、導電領域と配線層との間に導電
層が設けられている。この導電層の表面は第１の表面粗
度よりも大きい第２の表面粗度を有している。このた
め、導電層と配線層との接触部において、第１の表面粗
度の場合に比較して第２の表面粗度の方が配線層との接
触面積が大きくなり、それゆえ接触抵抗を低減すること
が可能となる。
【０１７０】本発明のさらに他の局面に従う導電層のパ
ターニング方法では、パターニングされる導電層が比較
的大きな表面粗度を有するように形成される。このた
め、導電層からの反射光は分散され、反射光が集中する
ことは防止される。したがって、反射光の強度が部分的
に高くなることによってレジストパターンの形状が劣化
することは抑制される。
ターニング方法では、パターニングされる導電層が比較
的大きな表面粗度を有するように形成される。このた
め、導電層からの反射光は分散され、反射光が集中する
ことは防止される。したがって、反射光の強度が部分的
に高くなることによってレジストパターンの形状が劣化
することは抑制される。
【図１】本発明の第１の実施例における半導体装置の配
線構造の構成を概略的に示す断面図である。
線構造の構成を概略的に示す断面図である。
【図２】本発明の第１の実施例における半導体装置の配
線構造の製造方法の第１工程を示す概略断面図である。
線構造の製造方法の第１工程を示す概略断面図である。
【図３】本発明の第１の実施例における半導体装置の配
線構造の製造方法の第２工程を示す概略断面図である。
線構造の製造方法の第２工程を示す概略断面図である。
【図４】本発明の第１の実施例における半導体装置の配
線構造の製造方法の第３工程を示す概略断面図である。
線構造の製造方法の第３工程を示す概略断面図である。
【図５】本発明の第１の実施例における半導体装置の配
線構造の製造方法の第４工程を示す概略断面図である。
線構造の製造方法の第４工程を示す概略断面図である。
【図６】本発明の第１の実施例における半導体装置の配
線構造の製造方法の第５工程を示す概略断面図である。
線構造の製造方法の第５工程を示す概略断面図である。
【図７】本発明の第１の実施例における半導体装置の配
線構造の製造方法の第６工程を示す概略断面図である。
線構造の製造方法の第６工程を示す概略断面図である。
【図８】本発明の第１の実施例における半導体装置の配
線構造の製造方法の第７工程を示す概略断面図である。
線構造の製造方法の第７工程を示す概略断面図である。
【図９】本発明の第１の実施例における半導体装置の配
線構造の製造方法の第８工程を示す概略断面図である。
線構造の製造方法の第８工程を示す概略断面図である。
【図１０】本発明の第１の実施例における半導体装置の
配線構造の製造方法の第９工程を示す概略断面図であ
る。
配線構造の製造方法の第９工程を示す概略断面図であ
る。
【図１１】本発明の第１の実施例における半導体装置の
配線構造の製造方法の第１０工程を示す概略断面図であ
る。
配線構造の製造方法の第１０工程を示す概略断面図であ
る。
【図１２】所定の表面形状を有する多結晶シリコン膜の
構成を概略的に示す部分断面図である。
構成を概略的に示す部分断面図である。
【図１３】図１のＰ部を拡大して示す概略断面図であ
る。
る。
【図１４】本発明の第１の実施例における半導体装置の
配線構造においてバリア層を設けた場合の構成を概略的
に示す断面図である。
配線構造においてバリア層を設けた場合の構成を概略的
に示す断面図である。
【図１５】本発明の第１の実施例における半導体装置に
おいてバリア層を形成する様子を説明するための第１の
工程図である。
おいてバリア層を形成する様子を説明するための第１の
工程図である。
【図１６】本発明の第１の実施例における半導体装置に
おいてバリア層を形成する様子を説明するための第２の
工程図である。
おいてバリア層を形成する様子を説明するための第２の
工程図である。
【図１７】等方性エッチングを用いて多結晶シリコン膜
を除去した場合の接続部の構成を示す概略断面図であ
る。
を除去した場合の接続部の構成を示す概略断面図であ
る。
【図１８】等方性エッチングを用いて多結晶シリコン膜
を除去することにより形成された半導体装置の配線構造
の構成を概略的に示す断面図である。
を除去することにより形成された半導体装置の配線構造
の構成を概略的に示す断面図である。
【図１９】等方性エッチングを用いて凹凸を形成した場
合にバリア層を設けた構成を示す概略断面図である。
合にバリア層を設けた構成を示す概略断面図である。
【図２０】本発明の第２の実施例における半導体記憶装
置の構成を概略的に示す断面図である。
置の構成を概略的に示す断面図である。
【図２１】本発明の第２の実施例における半導体記憶装
置の製造方法の第１工程を示す概略断面図である。
置の製造方法の第１工程を示す概略断面図である。
【図２２】本発明の第２の実施例における半導体記憶装
置の製造方法の第２工程を示す概略断面図である。
置の製造方法の第２工程を示す概略断面図である。
【図２３】本発明の第２の実施例における半導体記憶装
置の製造方法の第３工程を示す概略断面図である。
置の製造方法の第３工程を示す概略断面図である。
【図２４】本発明の第２の実施例における半導体記憶装
置の製造方法の第４工程を示す概略断面図である。
置の製造方法の第４工程を示す概略断面図である。
【図２５】本発明の第２の実施例における半導体記憶装
置の製造方法の第５工程を示す概略断面図である。
置の製造方法の第５工程を示す概略断面図である。
【図２６】本発明の第２の実施例における半導体記憶装
置の製造方法の第６工程を示す概略断面図である。
置の製造方法の第６工程を示す概略断面図である。
【図２７】本発明の第２の実施例における半導体記憶装
置の製造方法の第７工程を示す概略断面図である。
置の製造方法の第７工程を示す概略断面図である。
【図２８】本発明の第２の実施例における半導体記憶装
置の製造方法の第８工程を示す概略断面図である。
置の製造方法の第８工程を示す概略断面図である。
【図２９】本発明の第２の実施例における半導体記憶装
置の製造方法の第９工程を示す概略断面図である。
置の製造方法の第９工程を示す概略断面図である。
【図３０】本発明の第２の実施例における半導体記憶装
置の製造方法の第１０工程を示す概略断面図である。
置の製造方法の第１０工程を示す概略断面図である。
【図３１】本発明の第２の実施例における半導体記憶装
置の製造方法の第１１工程を示す概略断面図である。
置の製造方法の第１１工程を示す概略断面図である。
【図３２】本発明の第２の実施例における半導体記憶装
置の製造方法の第１２工程を示す概略断面図である。
置の製造方法の第１２工程を示す概略断面図である。
【図３３】本発明の第３の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図３４】本発明の第３の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図３５】本発明の第３の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図３６】本発明の第３の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図３７】本発明の第３の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図３８】本発明の第３の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図３９】本発明の第３の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図４０】本発明の第３の実施例における半導体装置の
製造方法の第７工程を示す概略断面図である。
製造方法の第７工程を示す概略断面図である。
【図４１】本発明の第３の実施例における半導体装置の
製造方法の第８工程を示す概略断面図である。
製造方法の第８工程を示す概略断面図である。
【図４２】本発明の第３の実施例における半導体装置の
製造方法の第９工程を示す概略断面図である。
製造方法の第９工程を示す概略断面図である。
【図４３】本発明の第３の実施例における半導体装置に
おいて基板と局所配線層との接触部を粗面化した構成を
概略的に示す断面図である。
おいて基板と局所配線層との接触部を粗面化した構成を
概略的に示す断面図である。
【図４４】本発明の第３の実施例における半導体装置に
おいてバリア層を設けた構成を概略的に示す断面図であ
る。
おいてバリア層を設けた構成を概略的に示す断面図であ
る。
【図４５】本発明の第３の実施例における半導体装置に
おいてバリア層を形成する様子を説明するための工程図
である。
おいてバリア層を形成する様子を説明するための工程図
である。
【図４６】ＭＯＳトランジスタを形成する際にゲート電
極部に粗面を有する多結晶シリコン膜を用いない場合に
生じる弊害を説明するための概略平面図（ａ）、（ａ）
のＢ−Ｂ線に沿う概略断面図（ｂ）である。
極部に粗面を有する多結晶シリコン膜を用いない場合に
生じる弊害を説明するための概略平面図（ａ）、（ａ）
のＢ−Ｂ線に沿う概略断面図（ｂ）である。
【図４７】粗面を有する多結晶シリコン膜を用いる場合
のゲートレジストパターンを形成する際のフォトレジス
トを露光する工程を概略的に示す断面図である。
のゲートレジストパターンを形成する際のフォトレジス
トを露光する工程を概略的に示す断面図である。
【図４８】ゲート電極に粗面を有する多結晶シリコン膜
を用いたＭＯＳトランジスタの構成を概略的に示す平面
図（ａ）、（ａ）のＤ−Ｄ線に沿う断面図（ｂ）であ
る。
を用いたＭＯＳトランジスタの構成を概略的に示す平面
図（ａ）、（ａ）のＤ−Ｄ線に沿う断面図（ｂ）であ
る。
【図４９】従来の半導体装置の配線構造の構成を概略的
に示す断面図である。
に示す断面図である。
【図５０】従来の半導体装置の配線構造の構成を概略的
に示す断面図である。
に示す断面図である。
【図５１】従来の半導体装置の配線構造の構成を概略的
に示す断面図である。
に示す断面図である。
【図５２】先行技術文献に開示された半導体装置の配線
構造の製造方法の第１工程を示す概略断面図である。
構造の製造方法の第１工程を示す概略断面図である。
【図５３】先行技術文献に開示された半導体装置の配線
構造の製造方法の第２工程を示す概略断面図である。
構造の製造方法の第２工程を示す概略断面図である。
【図５４】先行技術文献に開示された半導体装置の配線
構造の製造方法の第３工程を示す概略断面図である。
構造の製造方法の第３工程を示す概略断面図である。
【図５５】先行技術文献に開示された半導体装置の配線
構造の製造方法の第４工程を示す概略断面図である。
構造の製造方法の第４工程を示す概略断面図である。
【図５６】一般的なトレンチ型のキャパシタを有するＤ
ＲＡＭのメモリセルの構成を概略的に示す断面図であ
る。
ＲＡＭのメモリセルの構成を概略的に示す断面図であ
る。
【図５７】先行技術文献に開示されたシリコン基板の表
面に凹凸を形成する方法の第１工程を示す概略断面図で
ある。
面に凹凸を形成する方法の第１工程を示す概略断面図で
ある。
【図５８】先行技術文献に開示されたシリコン基板の表
面に凹凸を形成する方法の第２工程を示す概略断面図で
ある。
面に凹凸を形成する方法の第２工程を示す概略断面図で
ある。
【図５９】先行技術文献に開示されたシリコン基板の表
面に凹凸を形成する方法の第３工程を示す概略断面図で
ある。
面に凹凸を形成する方法の第３工程を示す概略断面図で
ある。
【図６０】先行技術文献に開示されたシリコン基板の表
面に凹凸を形成する方法の第４工程を示す概略断面図で
ある。
面に凹凸を形成する方法の第４工程を示す概略断面図で
ある。
１、１０１、２０１ シリコン基板 ３、２０３ ソース・ドレイン拡散領域 ５ａ、５ｂ 接触部 １９ 配線層 ２５、１２５ 多結晶シリコン膜 １０７ａ、１０７ｂ 不純物拡散領域 １０９ キャパシタ誘電体膜 １０１ｂ 溝 １１１ 多結晶シリコン膜 ２１３ 局所配線層 ２１５ 層間絶縁膜 ２１７ 配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/90 Ｄ 7514−4Ｍ 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｍ
Claims (13)
- 【請求項１】 第１の表面粗度をもった主表面を有する
半導体基板と、 前記半導体基板の主表面に形成され、前記第１の表面粗
度よりも大きい第２の表面粗度をもった表面部分を有す
る導電領域と、 前記導電領域上に形成され、第２の表面粗度をもった前
記表面部分に通ずる開孔を有する絶縁層と、 前記絶縁層の前記開孔の側壁上に形成された導電層と、 第２の表面粗度を有する前記導電領域の表面部分と接す
るように形成され、かつ前記導電層を形成する材料とは
異なる導電材料からなる配線層とを備えた、半導体装置
の配線構造。 - 【請求項２】 前記導電層は多結晶シリコンを含む、請
求項１に記載の半導体装置の配線構造。 - 【請求項３】 第１の表面粗度をもった主表面を有する
半導体基板と、 前記半導体基板の主表面に形成され、前記第１の表面粗
度よりも大きい第２の表面粗度をもった表面部分を有す
る導電領域と、 前記導電領域上に形成され、第２の表面粗度をもった前
記表面部分に通ずる開孔を有する絶縁層と、 前記絶縁層の前記開孔の側壁上に形成され、かつ前記導
電領域の第２の表面粗度をもった前記表面部分に接する
ように形成された導電材料からなる配線層とを備え、 前記半導体基板の主表面上の前記配線層の領域は所定の
幅を有し、 前記配線層に接する第２の表面粗度をもった前記導電領
域の表面部分は、前記半導体基板の主表面の下側に延在
し、かつ前記配線層の所定の幅より大きい幅を有してい
る、半導体装置の配線構造。 - 【請求項４】 第１の表面粗度をもった主表面を有する
半導体基板と、 前記半導体基板の主表面に形成され、前記第１の表面粗
度よりも大きい第２の表面粗度をもった表面部分を有す
る導電領域と、 前記導電領域上に形成され、第２の表面粗度をもった前
記表面部分に通ずる開孔を有する絶縁層と、 前記開孔を通じて前記導電領域の第２の表面粗度をもっ
た表面部分に接するように前記絶縁層上に形成された配
線層とを備え、 前記第２の表面粗度は、前記導電領域の表面部分の凹凸
によって規定され、前記凹凸の隣接する凸部間の距離が
１０ｎｍ以上２００ｎｍ以下の範囲内にあり、前記凹凸
の隣接する凹部と凸部との高低差が５ｎｍ以上１００ｎ
ｍ以下の範囲内にある、半導体装置の配線構造。 - 【請求項５】 第１の表面粗度をもった主表面を有する
半導体基板と、 前記半導体基板の主表面に形成された導電領域と、 前記導電領域と接するように形成され、前記第１の表面
粗度よりも大きい第２の表面粗度をもった表面部分を有
する導電層と、 前記導電層の上に形成され、かつ前記導電層の第２の表
面粗度をもった表面部分に通ずる開孔を有する絶縁層
と、 前記開孔を通じて前記導電層の第２の表面粗度をもった
表面部分に接するように前記絶縁層上に形成された配線
層とを備え、 前記第２の表面粗度は、前記導電層の表面部分の凹凸に
よって規定され、前記凹凸の隣接する凸部間の距離が１
０ｎｍ以上２００ｎｍ以下の範囲内にあり、前記凹凸の
隣接する凹部と凸部との高低差が５ｎｍ以上１００ｎｍ
以下の範囲内にある、半導体装置。 - 【請求項６】 前記導電層は第１の導電層と第２の導電
層とを含み、 前記第１の導電層は前記導電領域と接するように形成さ
れ、かつ前記第１の表面粗度よりも大きい第３の表面粗
度をもった表面部分を有し、 前記第２の導電層は、前記第１の導電層の第３の表面粗
度をもった表面部分に接するように形成され、かつ前記
第２の表面粗度をもった表面部分を有し、 前記第３の表面粗度は、前記第１の導電層の表面部分の
凹凸によって規定され、前記凹凸の隣接する凸部間の距
離が１０ｎｍ以上２００ｎｍ以下の範囲内にあり、前記
凹凸の隣接する凹部と凸部との高低差が５ｎｍ以上１０
０ｎｍ以下の範囲内にある、請求項５に記載の半導体装
置。 - 【請求項７】 第１の表面粗度をもった半導体基板の主
表面に導電領域を形成する工程と、 前記導電領域の表面上に前記第１の表面粗度よりも大き
い第２の表面粗度をもった表面部分を有する被覆層を気
相成長法により形成する工程と、 前記導電領域の表面が露出するまで前記被覆層をエッチ
ング除去する工程とを備え、それによって前記導電領域
の表面が前記第１の表面粗度よりも大きい第３の表面粗
度を有する、半導体装置の製造方法。 - 【請求項８】 第１の表面粗度をもった半導体基板の主
表面に導電領域を形成する工程と、 前記導電領域の表面上に前記第１の表面粗度よりも大き
い第２の表面粗度をもった表面部分を有する被覆層を気
相成長法により形成する工程と、 前記導電領域の表面が露出するまで前記被覆層をエッチ
ング除去する工程とを備え、それによって前記導電領域
の表面部分が前記第１の表面粗度よりも大きい第３の表
面粗度を有し、さらに、 前記導電領域の前記第３の表面粗度をもった表面部分に
接するように配線層を形成する工程とを備えた、半導体
装置の配線構造の製造方法。 - 【請求項９】 トレンチ型のキャパシタを有する半導体
記憶装置の製造方法であって、 第１の表面粗度をもった半導体基板の主表面に溝を形成
する工程と、 前記溝の表面に導電領域を形成する工程と、 前記導電領域の表面上に前記第１の表面粗度よりも大き
い第２の表面粗度をもった表面部分を有する被覆層を気
相成長法により形成する工程と、 前記導電領域の表面が露出するまで前記被覆層をエッチ
ング除去する工程とを備え、それによって前記導電領域
の表面部分が前記第１の表面粗度よりも大きい第３の表
面粗度を有し、さらに、 前記導電領域の第３の表面粗度をもった表面部分を覆う
ようにキャパシタ誘電体膜を形成する工程と、 前記キャパシタ誘電体膜の上に電極層を形成する工程と
を備えた、半導体記憶装置の製造方法。 - 【請求項１０】 第１の表面粗度をもった半導体基板の
主表面に導電領域を形成する工程と、 前記導電領域の表面と接するように前記第１の表面粗度
よりも大きい第２の表面粗度をもった表面部分を有する
導電層を、その導電層の第２の表面粗度を規定する凹凸
の隣接する凸部間の距離が１０ｎｍ以上２００ｎｍ以下
の範囲内となり、前記凹凸の隣接する凹部と凸部との高
低差が５ｎｍ以上１００ｎｍ以下の範囲内となる条件下
で形成する工程と、 前記導電層の第２の表面粗度をもった表面部分に通じる
開孔を有する絶縁層を前記導電層上に形成する工程と、 前記開孔を通じて前記導電層の第２の表面粗度をもった
表面部分に接するように前記絶縁層上に配線層を形成す
る工程とを備えた、半導体装置の製造方法。 - 【請求項１１】 前記導電層を形成する工程は、５４０
℃以上５８０℃以下の温度、０．１Ｔｏｒｒ以上１Ｔｏ
ｒｒ以下の圧力、シラン（ＳｉＨ4 ）を含む雰囲気下で
化学的気相成長法により多結晶シリコンを形成する工程
を含む、請求項１０に記載の半導体装置の製造方法。 - 【請求項１２】 第１の高さ位置に延びる高所領域と、
前記第１の高さ位置から連なって延び、前記第１の高さ
位置よりも低い第２の高さ位置に延びる低所領域とを有
する基板構造を用意する工程と、 前記高所領域上と前記低所領域上とを覆うように導電層
を形成する工程と、 前記導電層の全面上にレジストを形成する工程と、 前記レジストを露光現像することによって所望のレジス
トパターンを形成する工程と、 前記レジストパターンを用いて前記導電層をパターニン
グすることによって、前記低所領域に所定の形状の導電
層を形成する工程とを備えた、導電層のパターニング方
法において、 前記レジストの露光現像の際に前記高所領域と前記低所
領域との段差部上に位置する前記導電層からの反射光を
分散させるために、前記導電層表面の凹凸の隣接する凸
部間の距離が１０ｎｍ以上２００ｎｍ以下の範囲内とな
り、前記凹凸の隣接する凹部と凸部との高低差が５ｎｍ
以上１００ｎｍ以下の範囲内となる条件下で前記導電層
を形成することを特徴とする、導電層のパターニング方
法。 - 【請求項１３】 前記導電層を形成する工程は、５４０
℃以上５８０℃以下の温度、０．１Ｔｏｒｒ以上１Ｔｏ
ｒｒ以下の圧力、シラン（ＳｉＨ4 ）を含む雰囲気下で
化学的気相成長法により多結晶シリコンを形成する工程
を含む、請求項１２に記載の導電層のパターニング方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184038A JPH06188385A (ja) | 1992-10-22 | 1993-07-26 | 半導体装置およびその製造方法 |
| US08/136,064 US5394012A (en) | 1992-10-22 | 1993-10-14 | Semiconductor device and manufacturing method of the same |
| KR1019930021720A KR970011674B1 (ko) | 1992-10-22 | 1993-10-19 | 반도체 장치 및 그의 제조방법 |
| DE4336003A DE4336003A1 (de) | 1992-10-22 | 1993-10-21 | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28458192 | 1992-10-22 | ||
| JP4-284581 | 1992-10-22 | ||
| JP5184038A JPH06188385A (ja) | 1992-10-22 | 1993-07-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188385A true JPH06188385A (ja) | 1994-07-08 |
Family
ID=26502245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184038A Pending JPH06188385A (ja) | 1992-10-22 | 1993-07-26 | 半導体装置およびその製造方法 |
Country Status (4)
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| JP (1) | JPH06188385A (ja) |
| KR (1) | KR970011674B1 (ja) |
| DE (1) | DE4336003A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250791A (ja) * | 2000-03-03 | 2001-09-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO2006022388A1 (ja) * | 2004-08-27 | 2006-03-02 | Pioneer Corporation | プローブ、該プローブの製造方法、並びに記録装置及び再生装置 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36475E (en) * | 1993-09-15 | 1999-12-28 | Hyundai Electronics Industries Co., Ltd. | Method of forming a via plug in a semiconductor device |
| US5536202A (en) * | 1994-07-27 | 1996-07-16 | Texas Instruments Incorporated | Semiconductor substrate conditioning head having a plurality of geometries formed in a surface thereof for pad conditioning during chemical-mechanical polish |
| KR100224710B1 (ko) | 1995-10-10 | 1999-10-15 | 윤종용 | 반도체 장치의 커패시터 제조 방법 |
| KR100224707B1 (ko) * | 1995-12-23 | 1999-10-15 | 윤종용 | 반도체 장치 커패시터의 제조방법 |
| KR100219482B1 (ko) * | 1996-05-23 | 1999-09-01 | 윤종용 | 반도체 메모리 장치의 커패시터 제조 방법 |
| KR100230363B1 (ko) * | 1996-06-28 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| KR100269287B1 (ko) * | 1996-11-22 | 2000-11-01 | 윤종용 | 반도체장치의hsg형성방법 |
| US6117692A (en) * | 1997-01-14 | 2000-09-12 | Kim; Young-Sun | Calibrated methods of forming hemispherical grained silicon layers |
| KR100259038B1 (ko) * | 1997-03-31 | 2000-06-15 | 윤종용 | 반도체커패시터제조방법및그에따라형성된반도체커패시터 |
| KR100247931B1 (ko) * | 1997-05-21 | 2000-03-15 | 윤종용 | 반구형 그레인의 다결정실리콘막을 갖는 반도체장치의 제조방법 |
| US6245632B1 (en) | 1997-05-22 | 2001-06-12 | Samsung Electronics Co., Ltd. | Variable temperature methods of forming hemispherical grained silicon (HSG-Si) layers |
| KR100234380B1 (ko) * | 1997-06-11 | 1999-12-15 | 윤종용 | 반구형 그레인의 실리콘막을 갖는 반도체장치의 제조방법 |
| US5885867A (en) * | 1997-12-03 | 1999-03-23 | Samsung Electronics Co., Ltd. | Methods of forming hemispherical grained silicon layers including anti-nucleation gases |
| US6004858A (en) * | 1997-12-11 | 1999-12-21 | Samsung Electronics Co., Ltd. | Methods of forming hemispherical grained silicon (HSG-Si) capacitor structures including protective layers |
| JPH11186389A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6087226A (en) * | 1998-03-26 | 2000-07-11 | Samsung Electronics Co., Ltd. | Methods of forming capacitors including electrodes with hemispherical grained silicon layers on sidewalls thereof and related structures |
| KR100327123B1 (ko) | 1998-03-30 | 2002-08-24 | 삼성전자 주식회사 | 디램셀캐패시터의제조방법 |
| US6383905B2 (en) * | 1998-07-31 | 2002-05-07 | Stmicroelectronics, Inc. | Formation of micro rough poly surface for low sheet resistance salicided sub-quarter micron poly lines |
| US6333531B1 (en) * | 1999-01-29 | 2001-12-25 | International Business Machines Corporation | Dopant control of semiconductor devices |
| JP3264326B2 (ja) * | 1999-03-17 | 2002-03-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4570204B2 (ja) | 2000-05-31 | 2010-10-27 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US6440806B1 (en) | 2001-04-30 | 2002-08-27 | Advanced Micro Devices, Inc. | Method for producing metal-semiconductor compound regions on semiconductor devices |
| US6596616B1 (en) * | 2002-04-19 | 2003-07-22 | Motorola, Inc. | Method for forming serrated contact opening in the semiconductor device |
| US20040036131A1 (en) * | 2002-08-23 | 2004-02-26 | Micron Technology, Inc. | Electrostatic discharge protection devices having transistors with textured surfaces |
| WO2005006429A1 (de) | 2003-07-08 | 2005-01-20 | Infineon Technologies Ag | Integrierte schaltungsanordnung mit niederohmigen kontakten und herstellungsverfahren |
| KR100593958B1 (ko) * | 2003-11-12 | 2006-06-30 | 매그나칩 반도체 유한회사 | 반도체 소자의 저항 제조 방법 |
| JP4944402B2 (ja) * | 2005-07-13 | 2012-05-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7704883B2 (en) * | 2006-12-22 | 2010-04-27 | Texas Instruments Incorporated | Annealing to improve edge roughness in semiconductor technology |
| KR20100135521A (ko) * | 2009-06-17 | 2010-12-27 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US9576908B1 (en) | 2015-09-10 | 2017-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure, fabricating method thereof, and semiconductor device using the same |
| DE102016110790B4 (de) * | 2016-06-13 | 2022-01-13 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Halbleiterlaserdiode |
| US9935051B2 (en) * | 2016-08-18 | 2018-04-03 | International Business Machines Corporation | Multi-level metallization interconnect structure |
| US10541172B2 (en) | 2016-08-24 | 2020-01-21 | International Business Machines Corporation | Semiconductor device with reduced contact resistance |
| CN118073177A (zh) * | 2022-11-10 | 2024-05-24 | 长鑫存储技术有限公司 | 一种半导体结构的制备方法以及半导体结构 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3860949A (en) * | 1973-09-12 | 1975-01-14 | Rca Corp | Semiconductor mounting devices made by soldering flat surfaces to each other |
| US4901128A (en) * | 1982-11-04 | 1990-02-13 | Hitachi, Ltd. | Semiconductor memory |
| JPS59127879A (ja) * | 1983-01-12 | 1984-07-23 | Semiconductor Energy Lab Co Ltd | 光電変換装置およびその作製方法 |
| US4922320A (en) * | 1985-03-11 | 1990-05-01 | Texas Instruments Incorporated | Integrated circuit metallization with reduced electromigration |
| JPH01282855A (ja) * | 1988-05-09 | 1989-11-14 | Mitsubishi Electric Corp | 半導体基板上にキャパシタを形成する方法 |
| JPH01289154A (ja) * | 1988-05-16 | 1989-11-21 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
| US4937653A (en) * | 1988-07-21 | 1990-06-26 | American Telephone And Telegraph Company | Semiconductor integrated circuit chip-to-chip interconnection scheme |
| JPH03280532A (ja) * | 1990-03-29 | 1991-12-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0426153A (ja) * | 1990-05-21 | 1992-01-29 | Sharp Corp | 半導体装置 |
| US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
-
1993
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Cited By (3)
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| WO2006022388A1 (ja) * | 2004-08-27 | 2006-03-02 | Pioneer Corporation | プローブ、該プローブの製造方法、並びに記録装置及び再生装置 |
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