JPH0574229B2 - - Google Patents
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- JPH0574229B2 JPH0574229B2 JP59037830A JP3783084A JPH0574229B2 JP H0574229 B2 JPH0574229 B2 JP H0574229B2 JP 59037830 A JP59037830 A JP 59037830A JP 3783084 A JP3783084 A JP 3783084A JP H0574229 B2 JPH0574229 B2 JP H0574229B2
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- well
- memory cell
- semiconductor substrate
- mos
- fet
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、大規模集積回路特にソフト・エラー
防止のためのウエルを有する高集積半導体記憶装
置の構造に関する。
防止のためのウエルを有する高集積半導体記憶装
置の構造に関する。
(b) 技術の背景
高集積半導体記憶装置においては、外部より飛
来するα線、パツケージまたは配線材料に含まれ
る微量の放射性元素より放射されるα線により記
憶情報が喪失される。所謂ソフト・エラーが障害
になつている。
来するα線、パツケージまたは配線材料に含まれ
る微量の放射性元素より放射されるα線により記
憶情報が喪失される。所謂ソフト・エラーが障害
になつている。
特にMOS型のダイナミツク・ランダム・アク
セス・メモリはα線の影響を受けやすく、そのた
めメモリ・セル・アレイを半導体基板と同一導電
型を有する高濃度のウエル内に形成することが行
われている。
セス・メモリはα線の影響を受けやすく、そのた
めメモリ・セル・アレイを半導体基板と同一導電
型を有する高濃度のウエル内に形成することが行
われている。
第１図に１トランジスタ、１キヤパシタのメモ
リ・セルの回路図を示す。図においてトランジス
タＱはトランスフア・ゲートMOS−FET（フイ
ールド・エフエクト・トランジスタ）、キヤパシ
タＣは情報を記憶する電荷蓄積容量、WLはワー
ド線、BLはビツト線を表す。
リ・セルの回路図を示す。図においてトランジス
タＱはトランスフア・ゲートMOS−FET（フイ
ールド・エフエクト・トランジスタ）、キヤパシ
タＣは情報を記憶する電荷蓄積容量、WLはワー
ド線、BLはビツト線を表す。
図において、BLにはVss（0V）あるいは電源電
圧Vcc（5V）がかかり、FETのしきい値電圧を
Vthとすると、WLにはVcc＋Vth以上の電圧が
要求される。Vthはゲート直下の半導体基板濃度
が上がる程、大きくなりWLの駆動が大変とな
る。
圧Vcc（5V）がかかり、FETのしきい値電圧を
Vthとすると、WLにはVcc＋Vth以上の電圧が
要求される。Vthはゲート直下の半導体基板濃度
が上がる程、大きくなりWLの駆動が大変とな
る。
半導体基板の不純物濃度が低い場合は、メモ
リ・セル内に生じる空乏層の幅は大きく、ここに
α線が入射して生成した電子−正孔対の内、電子
はメモリ・セルの中に引き込まれ、正孔はメモ
リ・セルの外にはき出される（一般に使用されて
いるｎ−チヤンネルMOS−FETの場合）。メモ
リ・セルの中に引き込まれた電子が電荷蓄積容量
の電極間にかかる電圧を低下させ、電荷が蓄積さ
れた状態に相当する“１”のレベルを破壊する。
そのためメモリ・セル部の不純物濃度を上げ空乏
層を薄くしてα線の影響を少なくしている。
リ・セル内に生じる空乏層の幅は大きく、ここに
α線が入射して生成した電子−正孔対の内、電子
はメモリ・セルの中に引き込まれ、正孔はメモ
リ・セルの外にはき出される（一般に使用されて
いるｎ−チヤンネルMOS−FETの場合）。メモ
リ・セルの中に引き込まれた電子が電荷蓄積容量
の電極間にかかる電圧を低下させ、電荷が蓄積さ
れた状態に相当する“１”のレベルを破壊する。
そのためメモリ・セル部の不純物濃度を上げ空乏
層を薄くしてα線の影響を少なくしている。
一般に集積回路を構成する前記MOS−FET等
を含むMOS素子間分離には通常フイールド酸化
領域とチヤンネル・カツト領域が用いられ、いづ
れも隣接する素子間に設けられる。隣接する２つ
の素子のソースまたはドレイン領域の内分離部に
近い方の領域と分離部を覆う酸化膜を介して導電
膜が形成されるため、分離部に寄生のMOS素子
が構成される。フイールド酸化領域は寄生素子の
ゲート酸化膜を厚くし、そのしきい値電圧を大き
くして分離部の導通を防止する。またチヤンネ
ル・カツト領域は半導体基板と同型の不純物を濃
く導入して形成されるため、寄生素子のゲート酸
化膜の下に生成するチヤンネルの形成を阻止し、
従つて分離部の導通を防止する。
を含むMOS素子間分離には通常フイールド酸化
領域とチヤンネル・カツト領域が用いられ、いづ
れも隣接する素子間に設けられる。隣接する２つ
の素子のソースまたはドレイン領域の内分離部に
近い方の領域と分離部を覆う酸化膜を介して導電
膜が形成されるため、分離部に寄生のMOS素子
が構成される。フイールド酸化領域は寄生素子の
ゲート酸化膜を厚くし、そのしきい値電圧を大き
くして分離部の導通を防止する。またチヤンネ
ル・カツト領域は半導体基板と同型の不純物を濃
く導入して形成されるため、寄生素子のゲート酸
化膜の下に生成するチヤンネルの形成を阻止し、
従つて分離部の導通を防止する。
(c) 従来技術と問題点
半導体記憶装置の高集積化に伴い、メモリ・セ
ルを構成するトランスフア・ゲートMOS−FET
のチヤンネル幅Ｗは2μm以下と極めて狭くなり、
素子間分離用のチヤンネル・カツト領域形成のた
めの不純物がFETのゲート領域まで導入されて
FETのしきい値電圧が上昇する所謂ナロウ・チ
ヤンネル効果を生ずる。
ルを構成するトランスフア・ゲートMOS−FET
のチヤンネル幅Ｗは2μm以下と極めて狭くなり、
素子間分離用のチヤンネル・カツト領域形成のた
めの不純物がFETのゲート領域まで導入されて
FETのしきい値電圧が上昇する所謂ナロウ・チ
ヤンネル効果を生ずる。
第２図は高集積半導体記憶装置のメモリ・セル
の従来例を示す平面図とＡ−Ｂで切つた断面図で
ある。２１は半導体基板、２２はウエル、２３は
チヤンネル・カツト領域、２４はフイールド酸化
領域、２５はゲート酸化膜、２６はFETのゲー
トを構成するワード線、２７は電荷蓄積容量Ｃの
対向電極を示す。なお図中Ｓはソース、Ｄはドレ
イン、Ｗはチヤンネル幅を表す。
の従来例を示す平面図とＡ−Ｂで切つた断面図で
ある。２１は半導体基板、２２はウエル、２３は
チヤンネル・カツト領域、２４はフイールド酸化
領域、２５はゲート酸化膜、２６はFETのゲー
トを構成するワード線、２７は電荷蓄積容量Ｃの
対向電極を示す。なお図中Ｓはソース、Ｄはドレ
イン、Ｗはチヤンネル幅を表す。
半導体基板２１として不純物濃度１×1015cm-3
のp-型の珪素基板用い、メモリ・セル部に厚さ
1μm、不純物濃度５×1015cm-3のウエル２２を形
成する。
のp-型の珪素基板用い、メモリ・セル部に厚さ
1μm、不純物濃度５×1015cm-3のウエル２２を形
成する。
つぎに、フイールド酸化のマスクに使用する耐
酸化膜のパターンを形成した状態で、これを注入
マスクとして用いてチヤンネル・カツト用のイオ
ン注入を行う。この後フイールド酸化の熱処理工
程を経て最終的に、厚さ4000Å、不純物濃度１×
1016cm-3のチヤンネル・カツト領域２３を形成す
る。チヤンネル幅が狭い場合は、チヤンネル・カ
ツト領域２３を形成するために導入された不純物
は左右より横方向に拡がり点線で示されるように
重なり合い、その結果として合成された不純物導
入領域が実線で示されている。
酸化膜のパターンを形成した状態で、これを注入
マスクとして用いてチヤンネル・カツト用のイオ
ン注入を行う。この後フイールド酸化の熱処理工
程を経て最終的に、厚さ4000Å、不純物濃度１×
1016cm-3のチヤンネル・カツト領域２３を形成す
る。チヤンネル幅が狭い場合は、チヤンネル・カ
ツト領域２３を形成するために導入された不純物
は左右より横方向に拡がり点線で示されるように
重なり合い、その結果として合成された不純物導
入領域が実線で示されている。
つぎに厚さ3000Åのフイールド酸化領域２４を
形成する。
形成する。
つぎに半導体基板上に順次、厚さ400Åのゲー
ト酸化膜２５、厚さ3000Åの多結晶珪素層よりな
るワード線（ゲート）２６を被着し、ワード線２
６のパターニングを行う。
ト酸化膜２５、厚さ3000Åの多結晶珪素層よりな
るワード線（ゲート）２６を被着し、ワード線２
６のパターニングを行う。
このようにメモリ・セルを高濃度のウエル内に
形成すると、ナロウ・チヤンネル効果に加えて、
さらにしきい値電圧を上昇させる。このためウエ
ルの濃度をあまり高くできず、従つてソフト・エ
ラー対策も十分なものではなかつた。
形成すると、ナロウ・チヤンネル効果に加えて、
さらにしきい値電圧を上昇させる。このためウエ
ルの濃度をあまり高くできず、従つてソフト・エ
ラー対策も十分なものではなかつた。
(d) 発明の目的
本発明の目的は従来技術の有する上記の欠点を
除去し、メモリ・セル内の素子間分離を完全に行
い、かつソフト・エラー対策効果の大きい半導体
記憶装置を提供することにある。
除去し、メモリ・セル内の素子間分離を完全に行
い、かつソフト・エラー対策効果の大きい半導体
記憶装置を提供することにある。
(e) 発明の構成
上記目的は、半導体基板内に形成され該基板よ
り高濃度の不純物濃度を有したウエルと、該ウエ
ル内に配列形成された複数のメモリ・セルと、前
記ウエル外の前記基板に形成されたMOS−FET
により構成された周辺回路とを具備し、各前記メ
モリ・セルはキヤパシタと、前記周辺回路の
MOS−FETのチヤネル幅よりも狭いチヤネル幅
を有するトランスフア・ゲートMOS−FETとを
備え、前記メモリ・セルの素子間分離は前記ウエ
ル内に設けられたフイールド絶縁膜で行われ、前
記周辺回路の素子間分離はフイールド絶縁膜と前
記ウエル外にのみ形成されたチヤンネル・カツト
領域で行われている半導体記憶装置を提供するこ
とにある。
り高濃度の不純物濃度を有したウエルと、該ウエ
ル内に配列形成された複数のメモリ・セルと、前
記ウエル外の前記基板に形成されたMOS−FET
により構成された周辺回路とを具備し、各前記メ
モリ・セルはキヤパシタと、前記周辺回路の
MOS−FETのチヤネル幅よりも狭いチヤネル幅
を有するトランスフア・ゲートMOS−FETとを
備え、前記メモリ・セルの素子間分離は前記ウエ
ル内に設けられたフイールド絶縁膜で行われ、前
記周辺回路の素子間分離はフイールド絶縁膜と前
記ウエル外にのみ形成されたチヤンネル・カツト
領域で行われている半導体記憶装置を提供するこ
とにある。
本発明においては、ウエル内のメモリ・セル・
アレイにはチヤンネル・カツト領域を形成しな
い。ウエルの濃度が十分高いので、ウエル自身が
チヤンネル・カツトの働きをするので、素子間分
離はフイールド酸化領域だけでよい。またビツト
線に接続されるメモリ・セルの電荷蓄積容量の電
極にかかる電圧は高々Vccであるため、メモリ・
セル以外のMOS−FET等通常のチヤンネル・カ
ツト領域のように高濃度である必要はない。従つ
て前記のナロウ・チヤンネル効果を生じないた
め、ウエル濃度を上げ、ソフト・エラー対策を確
実にできる。
アレイにはチヤンネル・カツト領域を形成しな
い。ウエルの濃度が十分高いので、ウエル自身が
チヤンネル・カツトの働きをするので、素子間分
離はフイールド酸化領域だけでよい。またビツト
線に接続されるメモリ・セルの電荷蓄積容量の電
極にかかる電圧は高々Vccであるため、メモリ・
セル以外のMOS−FET等通常のチヤンネル・カ
ツト領域のように高濃度である必要はない。従つ
て前記のナロウ・チヤンネル効果を生じないた
め、ウエル濃度を上げ、ソフト・エラー対策を確
実にできる。
(f) 発明の実施例
第３図は本発明の実施例を示す半導体基板の平
面図である。図において３１は半導体チツプ、３
２はメモリ・セル・アレイ、３３はウエル、３４
は周辺回路部を示す。
面図である。図において３１は半導体チツプ、３
２はメモリ・セル・アレイ、３３はウエル、３４
は周辺回路部を示す。
周辺回路部３４はアドレス・バツフア、入出力
制御回路、ワード線の駆動回路、センス・アン
プ、各種クロツク信号発生回路等よりなる。
制御回路、ワード線の駆動回路、センス・アン
プ、各種クロツク信号発生回路等よりなる。
第４図は実施例を工程順に示す半導体基板の平
面図である。図において４１は半導体基板、４２
はレジスト、４３はウエル、４４は二酸化珪素
膜、４５は窒化珪素膜、４６はレジスト、４７は
チヤンネル・カツト領域、４８はフイールド酸化
領域、４９はゲート酸化膜、５０はゲートを示
す。図は同一半導体基板上において、左側は周辺
回路部、右側はメモリ・セル部を示す。
面図である。図において４１は半導体基板、４２
はレジスト、４３はウエル、４４は二酸化珪素
膜、４５は窒化珪素膜、４６はレジスト、４７は
チヤンネル・カツト領域、４８はフイールド酸化
領域、４９はゲート酸化膜、５０はゲートを示
す。図は同一半導体基板上において、左側は周辺
回路部、右側はメモリ・セル部を示す。
第４図ａにおいて、半導体基板４１として不純
物濃度１×1015cm-3p-型の珪素基板を用い、その
周辺回路部上にレジスト４２を被着して、これを
マスクにして半導体基板にボロン・イオンB+の
打ち込み、メモリ・セル部に厚さ1μm、不純物物
濃度１×1016cm-3のウエル４３を形成する。
物濃度１×1015cm-3p-型の珪素基板を用い、その
周辺回路部上にレジスト４２を被着して、これを
マスクにして半導体基板にボロン・イオンB+の
打ち込み、メモリ・セル部に厚さ1μm、不純物物
濃度１×1016cm-3のウエル４３を形成する。
第４図ｂにおいて、レジスト４２を除去し、半
導体基板上に順次、厚さ500Åの二酸化珪素膜４
４、厚さ2000Åの窒化珪素膜４５を被着し、通常
のリソグラフイ工程により、素子形成部上のこれ
らの膜を残す。
導体基板上に順次、厚さ500Åの二酸化珪素膜４
４、厚さ2000Åの窒化珪素膜４５を被着し、通常
のリソグラフイ工程により、素子形成部上のこれ
らの膜を残す。
第４図ｃにおいて、レジスト４６でメモリ・セ
ル部を覆い、これと前記窒化珪素膜４５のパター
ンとをマスクにして半導体基板にボロン・イオン
B+を打ち込み、周辺回路部に厚さ1μm、不純物
濃度１×1016cm-3のチヤンネル・カツト領域４７
を形成する。
ル部を覆い、これと前記窒化珪素膜４５のパター
ンとをマスクにして半導体基板にボロン・イオン
B+を打ち込み、周辺回路部に厚さ1μm、不純物
濃度１×1016cm-3のチヤンネル・カツト領域４７
を形成する。
第４図ｄにおいて、レジスト４６を除去し、珪
素基板を表出し、周辺部とメモリ・セル部の両方
に厚さ3000Åのフイールド酸化領域４８を形成す
る。この場合チヤンネル幅は周辺部で６〜
100μm、メモリ・セル部で2μm以下である。図は
フイールド酸化後、素子形成部上に残つた二酸化
珪素膜４４、窒化珪素膜４５を除去した状態を示
す。
素基板を表出し、周辺部とメモリ・セル部の両方
に厚さ3000Åのフイールド酸化領域４８を形成す
る。この場合チヤンネル幅は周辺部で６〜
100μm、メモリ・セル部で2μm以下である。図は
フイールド酸化後、素子形成部上に残つた二酸化
珪素膜４４、窒化珪素膜４５を除去した状態を示
す。
第４図ｅにおいて、半導体基板の素子形成部表
面に順次、厚さ400Åのゲート酸化膜４９、厚さ
3000Åのゲート用多結晶珪素層５０を被着し、ゲ
ート電極形状にパターニングを行う。
面に順次、厚さ400Åのゲート酸化膜４９、厚さ
3000Åのゲート用多結晶珪素層５０を被着し、ゲ
ート電極形状にパターニングを行う。
以上で、本発明に係る主要工程を終わり、この
後は通常の工程により半導体記憶装置を完成され
る。
後は通常の工程により半導体記憶装置を完成され
る。
(g) 発明の効果
以上詳細に説明したように本発明によれば、メ
モリ・セル内の素子間分離を完全に行い、かつソ
フト・エラー対策効果の大きい半導体記憶装置を
提供することができる。
モリ・セル内の素子間分離を完全に行い、かつソ
フト・エラー対策効果の大きい半導体記憶装置を
提供することができる。
第１図は１トランジスタ、１キヤパシタのメモ
リ・セルの回路図、第２図は高集積半導体記憶装
置のメモリ・セルの従来例を示す平面図とＡ−Ｂ
で切つた断面図、第３図は本発明の実施例を示す
半導体基板の平面図、第４図は実施例を工程順に
示す半導体基板の平面図である。 図において２１は半導体基板、２２はウエル、
２３はチヤンネル・カツト領域、２４はフイール
ド酸化領域、２５はゲート酸化膜、２６はワード
線、２７は電荷蓄積容量の対向電極、３１は半導
体チツプ、３２はメモリ・セル・アレイ、３３は
ウエル、３４は周辺回路部、４１は半導体基板、
４２はレジスト、４３はウエル、４４は二酸化珪
素膜、４５は窒化珪素膜、４６はレジスト、４７
はチヤンネル・カツト領域、４８はフイールド酸
化領域、４９はゲート酸化膜、５０はゲートを示
す。
リ・セルの回路図、第２図は高集積半導体記憶装
置のメモリ・セルの従来例を示す平面図とＡ−Ｂ
で切つた断面図、第３図は本発明の実施例を示す
半導体基板の平面図、第４図は実施例を工程順に
示す半導体基板の平面図である。 図において２１は半導体基板、２２はウエル、
２３はチヤンネル・カツト領域、２４はフイール
ド酸化領域、２５はゲート酸化膜、２６はワード
線、２７は電荷蓄積容量の対向電極、３１は半導
体チツプ、３２はメモリ・セル・アレイ、３３は
ウエル、３４は周辺回路部、４１は半導体基板、
４２はレジスト、４３はウエル、４４は二酸化珪
素膜、４５は窒化珪素膜、４６はレジスト、４７
はチヤンネル・カツト領域、４８はフイールド酸
化領域、４９はゲート酸化膜、５０はゲートを示
す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板内に形成され該基板より高濃度の
不純物濃度を有したウエルと、該ウエル内に配列
形成された複数のメモリ・セルと、前記ウエル外
の前記基板に形成されたMOS−FETにより構成
された周辺回路とを具備し、 各前記メモリ・セルはキヤパシタと、前記周辺
回路のMOS−FETのチヤネル幅よりも狭いチヤ
ネル幅を有するトランスフア・ゲートMOS−
FETとを備え、 前記メモリ・セルの素子間分離は前記ウエル内
に設けられたフイールド絶縁膜で行われ、前記周
辺回路の素子間分離はフイールド絶縁膜と前記ウ
エル外にのみ形成されたチヤンネル・カツト領域
で行われていることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037830A JPS60182761A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037830A JPS60182761A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182761A JPS60182761A (ja) | 1985-09-18 |
| JPH0574229B2 true JPH0574229B2 (ja) | 1993-10-18 |
Family
ID=12508442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037830A Granted JPS60182761A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182761A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821681B2 (ja) * | 1986-06-18 | 1996-03-04 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160463A (en) * | 1979-06-01 | 1980-12-13 | Fujitsu Ltd | Semiconductor memory device |
-
1984
- 1984-02-29 JP JP59037830A patent/JPS60182761A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60182761A (ja) | 1985-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |