JPH0574668A - Resin-sealed semiconductor device - Google Patents
Resin-sealed semiconductor deviceInfo
- Publication number
- JPH0574668A JPH0574668A JP23444191A JP23444191A JPH0574668A JP H0574668 A JPH0574668 A JP H0574668A JP 23444191 A JP23444191 A JP 23444191A JP 23444191 A JP23444191 A JP 23444191A JP H0574668 A JPH0574668 A JP H0574668A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- terminal
- semiconductor chip
- stress
- dram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体チップの応力によるレジン等の樹脂封
止部のクラック発生を防止する。
【構成】 四辺形の半導体チップを搭載した樹脂封止型
半導体装置において、前記半導体チップの長辺又は各辺
の中央部近傍に切り欠き溝が設けられている。
【効果】 半導体チップをみかけ上分割したので、発生
する応力を低減することができる。これにより、封止樹
脂との密着性が良くなるとともに、リフロークラック強
度及び耐湿性を向上することができる。
(57) [Abstract] [Purpose] To prevent cracking of resin encapsulation such as resin due to stress of semiconductor chip. In a resin-sealed semiconductor device mounted with a quadrilateral semiconductor chip, a cutout groove is provided in the long side of the semiconductor chip or in the vicinity of the center of each side. [Effect] Since the semiconductor chip is apparently divided, the stress generated can be reduced. This improves the adhesion with the sealing resin and improves the reflow crack strength and the moisture resistance.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、樹脂封止型半導体装置
に関し、特に、半導体チップの応力の緩和手段を施すこ
とにより、半導体チップからの応力によるレジン等の樹
脂封止部のクラック発生を防止する技術に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a resin-encapsulated semiconductor device, and more particularly, by providing a stress relieving means for a semiconductor chip, the resin-encapsulated portion such as a resin is prevented from cracking due to stress from the semiconductor chip. It is related to prevention technology.
【０００２】[0002]
【従来の技術】従来は、樹脂封止型半導体装置のレジン
等の樹脂封止部のクラック発生を防止するために、タブ
レス構造、十字状スリット形状タブ構造等のパッケージ
構造にしている。2. Description of the Related Art Conventionally, a package structure such as a tabless structure or a cross slit-shaped tab structure has been used to prevent the occurrence of cracks in a resin-sealed portion such as a resin of a resin-sealed semiconductor device.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来技
術では、半導体チップが大型になって来ると、はんだ付
けの作業（リフロー）時に、半導体チップが熱ストレス
を受けて、レジン等の樹脂封止部のクラックが発生する
という問題があった。この時の半導体チップ周辺のレジ
ンの応力分布を調べてみると、半導体チップの長辺又は
各辺の中央部の応力が最も大きいことがわかった。つま
り、レジンの半導体チップの長辺の中央部近傍からクラ
ックの起点が発生している。そこで、本発明者は、半導
体チップの長辺の中央部の応力の最大値（σmax）をレ
ジン耐力よりも小さく（絶対値）する必要があることを
見出した。However, in the prior art, when the size of the semiconductor chip becomes large, the semiconductor chip is subjected to thermal stress during the soldering operation (reflow), and the resin sealing portion such as the resin is used. There was a problem that cracks occurred. When the stress distribution of the resin around the semiconductor chip at this time was examined, it was found that the long side of the semiconductor chip or the central part of each side had the largest stress. That is, the origin of the crack is generated near the center of the long side of the semiconductor chip of the resin. Therefore, the present inventor has found that it is necessary to make the maximum value (σmax) of the stress at the central portion of the long side of the semiconductor chip smaller (absolute value) than the resin proof stress.
【０００４】本発明の目的は、半導体チップの応力によ
るレジン等の樹脂封止部のクラック発生を防止すること
が可能な技術を提供することにある。An object of the present invention is to provide a technique capable of preventing the occurrence of cracks in a resin sealing portion such as a resin due to the stress of a semiconductor chip.
【０００５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００６】[0006]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.
【０００７】四辺形の半導体チップを搭載した樹脂封止
型半導体装置において、前記半導体チップの長辺又は各
辺の中央部近傍に切り欠き溝を設けたものである。A resin-sealed semiconductor device having a quadrilateral semiconductor chip mounted therein is provided with a cutout groove in the long side of the semiconductor chip or in the vicinity of the center of each side.
【０００８】[0008]
【作用】前述の手段によれば、最大応力が発生する半導
体チップの長辺又は各辺のほぼ中央部近傍に応力緩和の
ための切り欠き溝を設けたことにより、半導体チップの
各辺をみかけ上短くなり、発生応力を低減することがで
きるので、半導体チップの応力によるレジン等の樹脂封
止部のクラック発生を防止することができる。According to the above-mentioned means, each side of the semiconductor chip is apparent by providing the notch groove for stress relaxation in the long side of the semiconductor chip where the maximum stress is generated or in the vicinity of substantially the center of each side. Since the length is shortened and the generated stress can be reduced, it is possible to prevent the occurrence of cracks in the resin sealing portion such as the resin due to the stress of the semiconductor chip.
【０００９】[0009]
【実施例】以下、本発明の樹脂封止型半導体装置の実施
例を図面を参照して詳細に説明する。Embodiments of the resin-sealed semiconductor device of the present invention will be described below in detail with reference to the drawings.
【００１０】〔実施例１〕本発明の一実施例であるＤＲ
ＡＭ(Ｄynamic Ｒandom Ａccess Ｍemory）を封止する
樹脂封止型半導体装置を図１（部分断面斜視図）、図２
(平面図)及び図３(図２のイ−イ線で切った断面図）で
示す。[First Embodiment] A DR which is an embodiment of the present invention
AM (D ynamic R andom A ccess M emory) 1 (partially sectional perspective view) of the resin-encapsulated semiconductor device for sealing, Figure 2
(Plan view) and FIG. 3 (cross-sectional view taken along the line EE in FIG. 2).
【００１１】図１、図２及び図３に示すように、ＤＲＡ
Ｍ(半導体チップ)１は、ＳＯＪ(Ｓmall Ｏut-line Ｊ-b
end)型の樹脂封止型パッケージ２で封止されている。Ｄ
ＲＡＭ１は、１６[Ｍbit］×１[bit］の大容量で構成さ
れ、１６.４８［ｍｍ］×８.５４［ｍｍ］の平面長方形
状で構成されている。このＤＲＡＭ１は、４００［ｍｉ
ｌ］の樹脂封止型パッケージ２に封止される。As shown in FIGS. 1, 2 and 3, the DRA
M (semiconductor chip) 1, SOJ (S mall O ut- line J -b
End) type resin-sealed package 2 is used for sealing. D
The RAM 1 has a large capacity of 16 [Mbit] × 1 [bit], and has a planar rectangular shape of 16.48 [mm] × 8.54 [mm]. This DRAM 1 is 400 [mi
1] is sealed in the resin-sealed package 2.
【００１２】前記ＤＲＡＭ１の回路形成面（以下、主面
という）には、主にメモリセルアレイ及び周辺回路が配
置されている。メモリセルアレイは、後に詳述するが、
１[bit］の情報を記憶するメモリセル(記憶素子）を行
列状に複数配置している。前記周辺回路は、直接周辺回
路及び間接周辺回路で構成されている。直接周辺回路
は、メモリセルの情報書込み動作や情報読出し動作を直
接制御する回路である。直接周辺回路は、ロウアドレス
デコーダ回路、カラムアドレスデコーダ回路、センスア
ンプ回路等を含む。間接周辺回路は、前記直接周辺回路
の動作を間接的に制御する回路である。間接周辺回路
は、クロック信号発生回路、バッファ回路等を含む。A memory cell array and peripheral circuits are mainly arranged on the circuit formation surface (hereinafter referred to as the main surface) of the DRAM 1. The memory cell array will be described in detail later,
A plurality of memory cells (storage elements) that store 1-bit information are arranged in a matrix. The peripheral circuit is composed of a direct peripheral circuit and an indirect peripheral circuit. The direct peripheral circuit is a circuit that directly controls the information writing operation and the information reading operation of the memory cell. The direct peripheral circuit includes a row address decoder circuit, a column address decoder circuit, a sense amplifier circuit and the like. The indirect peripheral circuit is a circuit that indirectly controls the operation of the direct peripheral circuit. The indirect peripheral circuit includes a clock signal generation circuit, a buffer circuit, and the like.
【００１３】前記ＤＲＡＭ１の主面つまり前記メモリセ
ルアレイ及び周辺回路を配置した表面上には、インナー
リード３Ａを配置している。ＤＲＡＭ１とインナーリー
ド３Ａとの間には、絶縁性フィルム４を介在している。
絶縁性フィルム４は、例えばポリイミド系樹脂膜で形成
されている。この絶縁性フィルム４のＤＲＡＭ１側、イ
ンナーリード３Ａ側の夫々の表面には、接着層(図示し
ない)が設けられている。接着層としては、例えばポリ
エーテルアミドイミド系樹脂やエポキシ系樹脂を使用す
る。この種の樹脂封止型パッケージ２は、ＤＲＡＭ１上
にインナーリード３Ａを配置したＬＯＣ(Ｌead Ｏn Ｃh
ip）構造を採用している。ＬＯＣ構造を採用する樹脂封
止型パッケージ２は、ＤＲＡＭ１の形状に規制されずに
インナーリード３Ａを自由に引き回せるので、この引き
回しに相当する分、サイズの大きなＤＲＡＭ１を封止す
ることができる。つまり、ＬＯＣ構造を採用する樹脂封
止型パッケージ２は、大容量化に基づきＤＲＡＭ１のサ
イズが大型化しても、封止サイズ（パッケージサイズ）
を小さく抑えられるので、実装密度を高めることができ
る。Inner leads 3A are arranged on the main surface of the DRAM 1, that is, on the surface on which the memory cell array and peripheral circuits are arranged. An insulating film 4 is interposed between the DRAM 1 and the inner lead 3A.
The insulating film 4 is formed of, for example, a polyimide resin film. An adhesive layer (not shown) is provided on each surface of the insulating film 4 on the DRAM 1 side and the inner lead 3A side. As the adhesive layer, for example, a polyether amide imide resin or an epoxy resin is used. Resin-sealed package 2 of this kind, LOC arranged inner leads 3A on DRAM1 (L ead O n C h
ip) structure is adopted. The resin-encapsulated package 2 that employs the LOC structure can freely route the inner leads 3A without being restricted by the shape of the DRAM 1, so that the DRAM 1 having a large size corresponding to the routing can be sealed. In other words, the resin-sealed package 2 adopting the LOC structure has a sealed size (package size) even if the size of the DRAM 1 is increased due to the increased capacity.
Since it can be suppressed to a small value, the packaging density can be increased.
【００１４】前記インナーリード３Ａはその一端側をア
ウターリード３Ｂと一体に構成している。アウターリー
ド３Ｂは、標準規格に基づき、夫々に印加される信号が
規定され、番号が付けられている。図１中、左端手前は
１番端子、右端手前は１４番端子である。右端後側（端
子番号はインナーリード３Ａに示す）は１５番端子、左
端後側は（端子番号はインナーリード３Ａに示す）２８
番端子である。つまり、この樹脂封止型パッケージ２は
１〜６番端子、９〜１４番端子、１５〜２０番端子、２
３〜２８番端子の合計２４端子で構成されている。One end of the inner lead 3A is formed integrally with the outer lead 3B. The signals applied to the outer leads 3B are defined and numbered based on the standard. In FIG. 1, the front left end is the 1st terminal and the front right end is the 14th terminal. The right end rear side (the terminal number is shown on the inner lead 3A) is the 15th terminal, and the left end rear side is (the terminal number is shown on the inner lead 3A) 28
It is the terminal. That is, the resin-sealed package 2 has terminals 1 to 6, terminals 9 to 14, terminals 15 to 20, and 2
It is composed of a total of 24 terminals of terminals 3 to 28.
【００１５】前記１番端子は電源電圧Ｖcc端子である。
前記電源電圧Ｖccは例えば回路の動作電圧５[Ｖ]であ
る。２番端子はデータ信号端子（ＤＱ1)、３番端子はデ
ータ信号端子（ＤＱ2)、４番端子はライトイネーブル信
号端子(ＷＥ)、５番端子はロウアドレスストローブ信号
端子(ＲＡＳ)、６番端子はアドレス信号端子(Ａ11)であ
る。The first terminal is a power supply voltage Vcc terminal.
The power supply voltage Vcc is, for example, a circuit operating voltage of 5 [V]. No. 2 terminal is a data signal terminal (DQ 1 ), No. 3 terminal is a data signal terminal (DQ 2 ), No. 4 terminal is a write enable signal terminal (WE), No. 5 terminal is a row address strobe signal terminal (RAS), 6 The number terminal is an address signal terminal (A 11 ).
【００１６】９番端子はアドレス信号端子(Ａ10)、１０
番端子はアドレス信号端子(Ａ0)、１１番端子はアドレ
ス信号端子(Ａ1)、１２番端子はアドレス信号端子
(Ａ2)、１３番端子はアドレス信号端子(Ａ3)である。１
４番端子は電源電圧Ｖcc端子である。The 9th terminal is an address signal terminal (A 10 ), 10
No. terminal is address signal terminal (A 0 ), No. 11 terminal is address signal terminal (A 1 ), No. 12 terminal is address signal terminal
Terminals (A 2 ) and 13 are address signal terminals (A 3 ). 1
The fourth terminal is a power supply voltage Vcc terminal.
【００１７】１５番端子は基準電圧Ｖss端子である。前
記基準電圧Ｖssは例えば回路の基準電圧０［Ｖ］であ
る。１６番端子はアドレス信号端子(Ａ4)、１７番端子
はアドレス信号端子(Ａ5)、１８番端子はアドレス信号
端子(Ａ6)、１９番端子はアドレス信号端子(Ａ7)、２０
番端子はアドレス信号端子(Ａ8)である。The 15th terminal is a reference voltage Vss terminal. The reference voltage Vss is, for example, the reference voltage 0 [V] of the circuit. The 16th terminal is the address signal terminal (A 4 ), the 17th terminal is the address signal terminal (A 5 ), the 18th terminal is the address signal terminal (A 6 ), and the 19th terminal is the address signal terminal (A 7 ), 20
The number terminal is an address signal terminal (A 8 ).
【００１８】２３番端子はアドレス信号端子(Ａ9)、２
４番端子はアウトプットイネーブル信号端子(ＯＥ）、
２５番端子はカラムアドレスストローブ信号端子(ＣＡ
Ｓ)、２６番端子はデータ信号端子（ＤＱ3)、２７番端
子はデータ信号端子（ＤＱ4)、２８番端子は基準電圧Ｖ
ss端子である。The 23rd terminal is an address signal terminal (A 9 ), 2
The 4th terminal is the output enable signal terminal (OE),
The 25th terminal is a column address strobe signal terminal (CA
S), the 26th terminal is the data signal terminal (DQ 3 ), the 27th terminal is the data signal terminal (DQ 4 ), and the 28th terminal is the reference voltage V.
This is the ss terminal.
【００１９】前記インナーリード３Ａの他端側は、ＤＲ
ＡＭ１の長方形状の夫々の長辺を横切り、ＤＲＡＭ１の
中央側に引き伸ばされている。インナーリード３Ａの他
端側の先端はボンディングワイヤ５を介在させてＤＲＡ
Ｍ１の中央部分に配列されたボンディングパッド(外部
端子)ＢＰに接続されている。前記ボンディングワイヤ
５はアルミニウム(Ａｌ)ワイヤを使用する。また、ボン
ディングワイヤ５としては、金(Ａｕ)ワイヤ、銅(Ｃｕ)
ワイヤ、金属ワイヤの表面に絶縁性樹脂を被覆した被覆
ワイヤ等を使用してもよい。ボンディングワイヤ５は熱
圧着に超音波振動を併用したボンディング法によりボン
ディングされている。The other end of the inner lead 3A has a DR
Each rectangular long side of AM1 is crossed and extended to the center side of DRAM1. The other end of the inner lead 3A is DRA with the bonding wire 5 interposed.
It is connected to a bonding pad (external terminal) BP arranged in the central portion of M1. The bonding wire 5 is an aluminum (Al) wire. Further, as the bonding wire 5, gold (Au) wire, copper (Cu)
A wire, a coated wire having a surface of a metal wire coated with an insulating resin, or the like may be used. The bonding wire 5 is bonded by a bonding method using thermocompression and ultrasonic vibration.
【００２０】前記インナーリード３Ａのうち１番端子、
１４番端子の夫々のインナーリード（Ｖcc)３Ａ2は、一
体に構成され、ＤＲＡＭ１の中央部分をその長辺に平行
に引き伸ばされている（このインナーリード（Ｖcc)３
Ａ2は共用インナーリード又はバスバーインナーリード
と言われている）。同様に、１５番端子、２８番端子の
夫々のインナーリード（Ｖss)３Ａ2は、一体に構成さ
れ、ＤＲＡＭ１の中央部分をその長辺に平行に引き伸ば
されている（このインナーリード（Ｖss)３Ａ2は共用イ
ンナーリード又はバスバーインナーリードと言われてい
る）。前記共用インナーリード（Ｖcc)３Ａ2、共用イン
ナーリード（Ｖss)３Ａ2の夫々は、その他のインナーリ
ード３Ａ（信号用インナ−リ−ド３Ａ1)の他端側の先端
で規定された領域内において平行に延在させている。こ
の共用インナーリード（Ｖcc)３Ａ2、共用インナーリー
ド(Ｖss)３Ａ2の夫々はＤＲＡＭ１の主面のどの位置に
おいても電源電圧Ｖcc、基準電圧Ｖssを供給することが
できるように構成されている。つまり、この樹脂封止型
半導体装置は電源ノイズを吸収し易く構成され、ＤＲＡ
Ｍ１の動作速度の高速化を図れるように構成されてい
る。No. 1 terminal of the inner lead 3A,
The inner leads (Vcc) 3A 2 of the 14th terminals are integrally formed and the central portion of the DRAM 1 is extended in parallel with its long side (this inner lead (Vcc) 3
A 2 is called a shared inner lead or busbar inner lead). Similarly, the inner leads (Vss) 3A 2 of the 15th terminal and the 28th terminal are integrally formed, and the central portion of the DRAM 1 is extended in parallel with its long side (this inner lead (Vss) 3A). 2 is said to be a shared inner lead or busbar inner lead). Each of the common inner lead (Vcc) 3A 2 and the common inner lead (Vss) 3A 2 is within the area defined by the other end of the other inner lead 3A (signal inner lead 3A 1 ). At the same time. Each of the shared inner lead (Vcc) 3A 2 and the shared inner lead (Vss) 3A 2 is configured to be able to supply the power supply voltage Vcc and the reference voltage Vss to any position on the main surface of the DRAM 1. That is, this resin-encapsulated semiconductor device is configured to easily absorb power supply noise, and
It is configured so that the operating speed of M1 can be increased.
【００２１】前記ＤＲＡＭ１の長方形状の短辺にはチッ
プ支持用リード３Ｃが設けられている。Chip supporting leads 3C are provided on the rectangular short sides of the DRAM 1.
【００２２】前記インナーリード３Ａ(３Ａ1，３Ｂ2)、
アウターリード３Ｂ、チップ支持用リード３Ｃの夫々は
リードフレームから切断されかつ成型されている。リー
ドフレームは例えばＦｅ−Ｎｉ（例えばＮｉ含有率４２
又は５０［％］）合金、Ｃｕ等で形成されている。The inner leads 3A (3A 1 , 3B 2 ),
Each of the outer lead 3B and the chip supporting lead 3C is cut and molded from the lead frame. The lead frame is made of, for example, Fe-Ni (for example, a Ni content of 42
Alternatively, it is formed of 50 [%]) alloy, Cu, or the like.
【００２３】前記ＤＲＡＭ１、ボンディングワイヤ５、
インナーリード３Ａ、チップ支持用リード３Ｃの夫々は
モールド樹脂２Ａで封止されている。モールド樹脂２Ａ
は、低応力化を図るために、フェノール系硬化剤、シリ
コーンゴム及びフィラーが添加されたエポキシ系樹脂を
使用している。シリコーンゴムはエポキシ系樹脂の弾性
率と同時に熱膨張率を低下させる作用がある。フィラー
は球形の酸化珪素粒で形成されており、同様に熱膨張率
を低下させる作用がある。また、パッケージ２の所定位
置にインデックスＩＤ（図１及び図２の左端に設けられ
た切り込み）が設けられている。The DRAM 1, the bonding wire 5,
The inner leads 3A and the chip supporting leads 3C are each sealed with a mold resin 2A. Mold resin 2A
Uses an epoxy resin to which a phenolic curing agent, silicone rubber, and a filler are added in order to reduce stress. Silicone rubber has the effect of lowering the coefficient of thermal expansion as well as the elastic modulus of the epoxy resin. The filler is formed of spherical silicon oxide particles and similarly has a function of lowering the coefficient of thermal expansion. Further, an index ID (a notch provided at the left end of FIGS. 1 and 2) is provided at a predetermined position of the package 2.
【００２４】次に、ＤＲＡＭ１のレイアウトについて説
明する。Next, the layout of the DRAM 1 will be described.
【００２５】本実施例のＤＲＡＭ１のレイアウトは、図
４(平面図)に示すように、ＤＲＡＭ１の長辺の中央部近
傍に切り欠き溝１０が設けられている。そして、ＤＲＡ
Ｍ１の主面のＸ方向（又はＹ方向）の中心線部にボンデ
ィングパッド（外部端子）ＢＰ及び周辺回路１１が設け
られている。そして、これらのボンディングパッド(外
部端子)ＢＰ及び周辺回路１１の両側に多数のメモリセ
ル列（メモリマット）１２が設けられている。前記切り
欠き溝１０は、ウェーハをチップ状態にした後、ＤＲＡ
Ｍ１の長辺の中央部近傍に設けられる。In the layout of the DRAM 1 of this embodiment, as shown in FIG. 4 (plan view), a notch groove 10 is provided near the center of the long side of the DRAM 1. And DRA
A bonding pad (external terminal) BP and a peripheral circuit 11 are provided on the center line portion of the main surface of M1 in the X direction (or the Y direction). A large number of memory cell columns (memory mats) 12 are provided on both sides of the bonding pad (external terminal) BP and the peripheral circuit 11. The notch groove 10 is formed in the DRA after the wafer is made into a chip state.
It is provided near the center of the long side of M1.
【００２６】このように、最大応力が発生するＤＲＡＭ
１の長辺のほぼ中央部近傍に応力緩和のための切り欠き
溝１０を設けたことにより、ＤＲＡＭ１の長辺がみかけ
上短くなり、発生応力を低減することができるので、Ｄ
ＲＡＭ１の応力によるレジン等のモールド樹脂２Ａで封
止した樹脂封止型パッケージ２にクラックが発生するの
を防止することができる。In this way, the DRAM in which the maximum stress is generated
By providing the notch groove 10 for stress relaxation in the vicinity of the central portion of the long side of 1, the long side of the DRAM 1 is apparently shortened and the generated stress can be reduced.
It is possible to prevent cracks from occurring in the resin-sealed package 2 sealed with the mold resin 2A such as resin due to the stress of the RAM 1.
【００２７】これにより、ＤＲＡＭ１とレジン等のモー
ルド樹脂２Ａと密着性が良くなるとともに、リフローク
ラック強度及び耐湿性を向上することができる。As a result, the adhesion between the DRAM 1 and the mold resin 2A such as resin is improved, and the reflow crack strength and the moisture resistance can be improved.
【００２８】なお、前記切り欠き溝１０の設ける位置及
びその数は、ＤＲＡＭ１の形状によって種々変更し得る
ことは勿論である。その例を図５に示す。The positions and the number of the cutout grooves 10 can be variously changed depending on the shape of the DRAM 1. An example thereof is shown in FIG.
【００２９】〔実施例２〕本発明の実施例２であるタブ
付樹脂封止型半導体装置を図６（樹脂封止材の上半分を
除去した平面図）、図７(図６のロ−ロ線で切った断面
図）で示す。[Embodiment 2] A resin-encapsulated semiconductor device with a tab, which is Embodiment 2 of the present invention, is shown in FIG. 6 (a plan view with the upper half of the resin encapsulant removed) and FIG. (A cross-sectional view taken along line B).
【００３０】図６及び図７に示すように、タブ付樹脂封
止型半導体装置は、半導体チップ２１がタブ２２上に搭
載し、その回路形成面上に配置されているボンディング
パッド(外部端子)ＢＰとリード２３とをボンディングワ
イヤ２４で電気的に接続し、レジン等の樹脂２５で封止
したものである。As shown in FIGS. 6 and 7, in the resin-sealed semiconductor device with tabs, the semiconductor chip 21 is mounted on the tabs 22 and the bonding pads (external terminals) are arranged on the circuit forming surface thereof. The BP and the lead 23 are electrically connected by a bonding wire 24 and sealed with a resin 25 such as a resin.
【００３１】ウェーハをチップ状態にした前記半導体チ
ップ２１は、その各辺の中央部近傍に切り欠き溝１０が
設けられている。このように、各辺の中央部近傍に切り
欠き溝１０が設けることにより、半導体チップ２１の各
辺がみかけ上短くなり、発生応力を低減することができ
るので、前記実施例１と同様に半導体チップ２１の応力
によるレジン等の樹脂２５にクラックが発生するのを防
止することができる。The semiconductor chip 21 in which the wafer is made into a chip is provided with a notch groove 10 in the vicinity of the central portion of each side thereof. As described above, by providing the notch groove 10 near the center of each side, each side of the semiconductor chip 21 is apparently shortened and the generated stress can be reduced. It is possible to prevent the resin 25 such as a resin from being cracked due to the stress of the chip 21.
【００３２】これにより、半導体チップ２１とレジン等
の封止樹脂２５と密着性が良くなるとともに、リフロー
クラック強度及び耐湿信頼性を向上することができる。As a result, the adhesion between the semiconductor chip 21 and the sealing resin 25 such as a resin is improved, and the reflow crack strength and the moisture resistance reliability can be improved.
【００３３】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。Although the present invention has been specifically described based on the embodiments, it is needless to say that the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. ..
【００３４】[0034]
【発明の効果】本願において開示される発明のうち代表
的なものの概要を簡単に説明すれば、下記の通りであ
る。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows.
【００３５】半導体チップをみかけ上分割したので、発
生する応力を低減することができる。これにより、封止
樹脂との密着性が良くなるとともに、リフロークラック
強度及び耐湿性を向上することができる。Since the semiconductor chip is apparently divided, the stress generated can be reduced. This improves the adhesion with the sealing resin and improves the reflow crack strength and the moisture resistance.
【図１】 本発明の一実施例であるＤＲＡＭを封止する
樹脂封止型半導体装置の部分断面斜視図、FIG. 1 is a partial cross-sectional perspective view of a resin-sealed semiconductor device that seals a DRAM according to an embodiment of the present invention,
【図２】 図１の平面図、FIG. 2 is a plan view of FIG.
【図３】 図２のイ−イ線で切った断面図、FIG. 3 is a sectional view taken along the line EE of FIG.
【図４】 本実施例１のＤＲＡＭのレイアウトを示す平
面図、FIG. 4 is a plan view showing the layout of the DRAM of the first embodiment,
【図５】 本実施例１の切り欠き溝の設ける位置及びそ
の数を半導体チップの形状によって種々変更した例を示
す図、FIG. 5 is a view showing an example in which the positions and the number of the notch grooves of the first embodiment are variously changed according to the shape of the semiconductor chip,
【図６】 本発明の実施例２であるタブ付樹脂封止型半
導体装置の封止樹脂材の上半分を除去した平面図、FIG. 6 is a plan view in which the upper half of the sealing resin material of the resin-sealed semiconductor device with a tab according to the second embodiment of the present invention is removed;
【図７】 図６のロ−ロ線で切った断面図。7 is a cross-sectional view taken along the line of FIG.
１…ＤＲＡＭ、２…樹脂封止型パッケージ、２Ａ…モー
ルド樹脂、３…リード、３Ａ…インナーリード、３Ｂ…
アウターリード、４…絶縁性フィルム、５…ボンディン
グワイヤ、１０…切り欠き溝、１１…周辺回路、１２…
メモリセル列（メモリマット）、ＢＰ…ボンディングパ
ッド(外部端子)、２１…半導体チップ、２２…タブ、２
２Ａ…タブ吊りリード、２３…リード、２４…ボンディ
ングワイヤ、２５…モールド樹脂。1 ... DRAM, 2 ... resin-sealed package, 2A ... mold resin, 3 ... lead, 3A ... inner lead, 3B ...
Outer leads, 4 ... Insulating film, 5 ... Bonding wire, 10 ... Notch groove, 11 ... Peripheral circuit, 12 ...
Memory cell row (memory mat), BP ... Bonding pad (external terminal), 21 ... Semiconductor chip, 22 ... Tab, 2
2A ... Tab suspension lead, 23 ... Lead, 24 ... Bonding wire, 25 ... Mold resin.
Claims (1)
止型半導体装置において、前記半導体チップの長辺又は
各辺の中央部近傍に切り欠き溝を設けたことを特徴とす
る樹脂封止型半導体装置。1. A resin-sealed semiconductor device having a quadrilateral semiconductor chip mounted thereon, wherein a notched groove is provided in the long side of the semiconductor chip or near the center of each side. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23444191A JPH0574668A (en) | 1991-09-13 | 1991-09-13 | Resin-sealed semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23444191A JPH0574668A (en) | 1991-09-13 | 1991-09-13 | Resin-sealed semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574668A true JPH0574668A (en) | 1993-03-26 |
Family
ID=16971060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23444191A Pending JPH0574668A (en) | 1991-09-13 | 1991-09-13 | Resin-sealed semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574668A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111312A (en) * | 1998-08-20 | 2000-08-29 | Fujitsu Limited | Semiconductor device with leads engaged with notches |
-
1991
- 1991-09-13 JP JP23444191A patent/JPH0574668A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111312A (en) * | 1998-08-20 | 2000-08-29 | Fujitsu Limited | Semiconductor device with leads engaged with notches |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5585665A (en) | Packaged semiconductor device and a leadframe therefor | |
| EP0461639B1 (en) | Plastic-molded-type semiconductor device | |
| KR100234824B1 (en) | Semiconductor device | |
| JP3768744B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6541846B2 (en) | Dual LOC semiconductor assembly employing floating lead finger structure | |
| JP2891692B1 (en) | Semiconductor device | |
| JP3104795B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH03194954A (en) | Semiconductor device and electronic device mounted with the semiconductor device | |
| JPH0574668A (en) | Resin-sealed semiconductor device | |
| JP2801319B2 (en) | Semiconductor device | |
| JP2567998B2 (en) | Semiconductor device | |
| JP2567870B2 (en) | Semiconductor memory device | |
| JP2758676B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2859360B2 (en) | Semiconductor device, method of manufacturing semiconductor device, and mounting structure of semiconductor device | |
| JPH03201545A (en) | Semiconductor device | |
| JP2971594B2 (en) | Semiconductor integrated circuit device | |
| JPH04318962A (en) | Semiconductor device | |
| JP2556628B2 (en) | Semiconductor device | |
| JP2769505B2 (en) | Method for manufacturing semiconductor device | |
| JP2929547B2 (en) | Method for manufacturing resin-encapsulated semiconductor device | |
| KR0145696B1 (en) | Semiconductor devices, modules stacked thereon and electronic devices mounted thereon | |
| JP2567998C (en) | ||
| JP2556628C (en) | ||
| JPH03280442A (en) | semiconductor equipment | |
| JPH04269857A (en) | Large scale integrated semiconductor device and its manufacture |