JPH0574668A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- JPH0574668A JPH0574668A JP23444191A JP23444191A JPH0574668A JP H0574668 A JPH0574668 A JP H0574668A JP 23444191 A JP23444191 A JP 23444191A JP 23444191 A JP23444191 A JP 23444191A JP H0574668 A JPH0574668 A JP H0574668A
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- JP
- Japan
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- resin
- terminal
- semiconductor chip
- stress
- dram
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Abstract
(57)【要約】
【目的】 半導体チップの応力によるレジン等の樹脂封
止部のクラック発生を防止する。 【構成】 四辺形の半導体チップを搭載した樹脂封止型
半導体装置において、前記半導体チップの長辺又は各辺
の中央部近傍に切り欠き溝が設けられている。 【効果】 半導体チップをみかけ上分割したので、発生
する応力を低減することができる。これにより、封止樹
脂との密着性が良くなるとともに、リフロークラック強
度及び耐湿性を向上することができる。
止部のクラック発生を防止する。 【構成】 四辺形の半導体チップを搭載した樹脂封止型
半導体装置において、前記半導体チップの長辺又は各辺
の中央部近傍に切り欠き溝が設けられている。 【効果】 半導体チップをみかけ上分割したので、発生
する応力を低減することができる。これにより、封止樹
脂との密着性が良くなるとともに、リフロークラック強
度及び耐湿性を向上することができる。
Description
【０００１】
【産業上の利用分野】本発明は、樹脂封止型半導体装置
に関し、特に、半導体チップの応力の緩和手段を施すこ
とにより、半導体チップからの応力によるレジン等の樹
脂封止部のクラック発生を防止する技術に関するもので
ある。
に関し、特に、半導体チップの応力の緩和手段を施すこ
とにより、半導体チップからの応力によるレジン等の樹
脂封止部のクラック発生を防止する技術に関するもので
ある。
【０００２】
【従来の技術】従来は、樹脂封止型半導体装置のレジン
等の樹脂封止部のクラック発生を防止するために、タブ
レス構造、十字状スリット形状タブ構造等のパッケージ
構造にしている。
等の樹脂封止部のクラック発生を防止するために、タブ
レス構造、十字状スリット形状タブ構造等のパッケージ
構造にしている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来技
術では、半導体チップが大型になって来ると、はんだ付
けの作業（リフロー）時に、半導体チップが熱ストレス
を受けて、レジン等の樹脂封止部のクラックが発生する
という問題があった。この時の半導体チップ周辺のレジ
ンの応力分布を調べてみると、半導体チップの長辺又は
各辺の中央部の応力が最も大きいことがわかった。つま
り、レジンの半導体チップの長辺の中央部近傍からクラ
ックの起点が発生している。そこで、本発明者は、半導
体チップの長辺の中央部の応力の最大値（σmax）をレ
ジン耐力よりも小さく（絶対値）する必要があることを
見出した。
術では、半導体チップが大型になって来ると、はんだ付
けの作業（リフロー）時に、半導体チップが熱ストレス
を受けて、レジン等の樹脂封止部のクラックが発生する
という問題があった。この時の半導体チップ周辺のレジ
ンの応力分布を調べてみると、半導体チップの長辺又は
各辺の中央部の応力が最も大きいことがわかった。つま
り、レジンの半導体チップの長辺の中央部近傍からクラ
ックの起点が発生している。そこで、本発明者は、半導
体チップの長辺の中央部の応力の最大値（σmax）をレ
ジン耐力よりも小さく（絶対値）する必要があることを
見出した。
【０００４】本発明の目的は、半導体チップの応力によ
るレジン等の樹脂封止部のクラック発生を防止すること
が可能な技術を提供することにある。
るレジン等の樹脂封止部のクラック発生を防止すること
が可能な技術を提供することにある。
【０００５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００７】四辺形の半導体チップを搭載した樹脂封止
型半導体装置において、前記半導体チップの長辺又は各
辺の中央部近傍に切り欠き溝を設けたものである。
型半導体装置において、前記半導体チップの長辺又は各
辺の中央部近傍に切り欠き溝を設けたものである。
【０００８】
【作用】前述の手段によれば、最大応力が発生する半導
体チップの長辺又は各辺のほぼ中央部近傍に応力緩和の
ための切り欠き溝を設けたことにより、半導体チップの
各辺をみかけ上短くなり、発生応力を低減することがで
きるので、半導体チップの応力によるレジン等の樹脂封
止部のクラック発生を防止することができる。
体チップの長辺又は各辺のほぼ中央部近傍に応力緩和の
ための切り欠き溝を設けたことにより、半導体チップの
各辺をみかけ上短くなり、発生応力を低減することがで
きるので、半導体チップの応力によるレジン等の樹脂封
止部のクラック発生を防止することができる。
【０００９】
【実施例】以下、本発明の樹脂封止型半導体装置の実施
例を図面を参照して詳細に説明する。
例を図面を参照して詳細に説明する。
【００１０】〔実施例１〕本発明の一実施例であるＤＲ
ＡＭ(Ｄynamic Ｒandom Ａccess Ｍemory）を封止する
樹脂封止型半導体装置を図１（部分断面斜視図）、図２
(平面図)及び図３(図２のイ−イ線で切った断面図）で
示す。
ＡＭ(Ｄynamic Ｒandom Ａccess Ｍemory）を封止する
樹脂封止型半導体装置を図１（部分断面斜視図）、図２
(平面図)及び図３(図２のイ−イ線で切った断面図）で
示す。
【００１１】図１、図２及び図３に示すように、ＤＲＡ
Ｍ(半導体チップ)１は、ＳＯＪ(Ｓmall Ｏut-line Ｊ-b
end)型の樹脂封止型パッケージ２で封止されている。Ｄ
ＲＡＭ１は、１６[Ｍbit］×１[bit］の大容量で構成さ
れ、１６.４８［ｍｍ］×８.５４［ｍｍ］の平面長方形
状で構成されている。このＤＲＡＭ１は、４００［ｍｉ
ｌ］の樹脂封止型パッケージ２に封止される。
Ｍ(半導体チップ)１は、ＳＯＪ(Ｓmall Ｏut-line Ｊ-b
end)型の樹脂封止型パッケージ２で封止されている。Ｄ
ＲＡＭ１は、１６[Ｍbit］×１[bit］の大容量で構成さ
れ、１６.４８［ｍｍ］×８.５４［ｍｍ］の平面長方形
状で構成されている。このＤＲＡＭ１は、４００［ｍｉ
ｌ］の樹脂封止型パッケージ２に封止される。
【００１２】前記ＤＲＡＭ１の回路形成面（以下、主面
という）には、主にメモリセルアレイ及び周辺回路が配
置されている。メモリセルアレイは、後に詳述するが、
１[bit］の情報を記憶するメモリセル(記憶素子）を行
列状に複数配置している。前記周辺回路は、直接周辺回
路及び間接周辺回路で構成されている。直接周辺回路
は、メモリセルの情報書込み動作や情報読出し動作を直
接制御する回路である。直接周辺回路は、ロウアドレス
デコーダ回路、カラムアドレスデコーダ回路、センスア
ンプ回路等を含む。間接周辺回路は、前記直接周辺回路
の動作を間接的に制御する回路である。間接周辺回路
は、クロック信号発生回路、バッファ回路等を含む。
という）には、主にメモリセルアレイ及び周辺回路が配
置されている。メモリセルアレイは、後に詳述するが、
１[bit］の情報を記憶するメモリセル(記憶素子）を行
列状に複数配置している。前記周辺回路は、直接周辺回
路及び間接周辺回路で構成されている。直接周辺回路
は、メモリセルの情報書込み動作や情報読出し動作を直
接制御する回路である。直接周辺回路は、ロウアドレス
デコーダ回路、カラムアドレスデコーダ回路、センスア
ンプ回路等を含む。間接周辺回路は、前記直接周辺回路
の動作を間接的に制御する回路である。間接周辺回路
は、クロック信号発生回路、バッファ回路等を含む。
【００１３】前記ＤＲＡＭ１の主面つまり前記メモリセ
ルアレイ及び周辺回路を配置した表面上には、インナー
リード３Ａを配置している。ＤＲＡＭ１とインナーリー
ド３Ａとの間には、絶縁性フィルム４を介在している。
絶縁性フィルム４は、例えばポリイミド系樹脂膜で形成
されている。この絶縁性フィルム４のＤＲＡＭ１側、イ
ンナーリード３Ａ側の夫々の表面には、接着層(図示し
ない)が設けられている。接着層としては、例えばポリ
エーテルアミドイミド系樹脂やエポキシ系樹脂を使用す
る。この種の樹脂封止型パッケージ２は、ＤＲＡＭ１上
にインナーリード３Ａを配置したＬＯＣ(Ｌead Ｏn Ｃh
ip）構造を採用している。ＬＯＣ構造を採用する樹脂封
止型パッケージ２は、ＤＲＡＭ１の形状に規制されずに
インナーリード３Ａを自由に引き回せるので、この引き
回しに相当する分、サイズの大きなＤＲＡＭ１を封止す
ることができる。つまり、ＬＯＣ構造を採用する樹脂封
止型パッケージ２は、大容量化に基づきＤＲＡＭ１のサ
イズが大型化しても、封止サイズ（パッケージサイズ）
を小さく抑えられるので、実装密度を高めることができ
る。
ルアレイ及び周辺回路を配置した表面上には、インナー
リード３Ａを配置している。ＤＲＡＭ１とインナーリー
ド３Ａとの間には、絶縁性フィルム４を介在している。
絶縁性フィルム４は、例えばポリイミド系樹脂膜で形成
されている。この絶縁性フィルム４のＤＲＡＭ１側、イ
ンナーリード３Ａ側の夫々の表面には、接着層(図示し
ない)が設けられている。接着層としては、例えばポリ
エーテルアミドイミド系樹脂やエポキシ系樹脂を使用す
る。この種の樹脂封止型パッケージ２は、ＤＲＡＭ１上
にインナーリード３Ａを配置したＬＯＣ(Ｌead Ｏn Ｃh
ip）構造を採用している。ＬＯＣ構造を採用する樹脂封
止型パッケージ２は、ＤＲＡＭ１の形状に規制されずに
インナーリード３Ａを自由に引き回せるので、この引き
回しに相当する分、サイズの大きなＤＲＡＭ１を封止す
ることができる。つまり、ＬＯＣ構造を採用する樹脂封
止型パッケージ２は、大容量化に基づきＤＲＡＭ１のサ
イズが大型化しても、封止サイズ（パッケージサイズ）
を小さく抑えられるので、実装密度を高めることができ
る。
【００１４】前記インナーリード３Ａはその一端側をア
ウターリード３Ｂと一体に構成している。アウターリー
ド３Ｂは、標準規格に基づき、夫々に印加される信号が
規定され、番号が付けられている。図１中、左端手前は
１番端子、右端手前は１４番端子である。右端後側（端
子番号はインナーリード３Ａに示す）は１５番端子、左
端後側は（端子番号はインナーリード３Ａに示す）２８
番端子である。つまり、この樹脂封止型パッケージ２は
１〜６番端子、９〜１４番端子、１５〜２０番端子、２
３〜２８番端子の合計２４端子で構成されている。
ウターリード３Ｂと一体に構成している。アウターリー
ド３Ｂは、標準規格に基づき、夫々に印加される信号が
規定され、番号が付けられている。図１中、左端手前は
１番端子、右端手前は１４番端子である。右端後側（端
子番号はインナーリード３Ａに示す）は１５番端子、左
端後側は（端子番号はインナーリード３Ａに示す）２８
番端子である。つまり、この樹脂封止型パッケージ２は
１〜６番端子、９〜１４番端子、１５〜２０番端子、２
３〜２８番端子の合計２４端子で構成されている。
【００１５】前記１番端子は電源電圧Ｖcc端子である。
前記電源電圧Ｖccは例えば回路の動作電圧５[Ｖ]であ
る。２番端子はデータ信号端子（ＤＱ1)、３番端子はデ
ータ信号端子（ＤＱ2)、４番端子はライトイネーブル信
号端子(ＷＥ)、５番端子はロウアドレスストローブ信号
端子(ＲＡＳ)、６番端子はアドレス信号端子(Ａ11)であ
る。
前記電源電圧Ｖccは例えば回路の動作電圧５[Ｖ]であ
る。２番端子はデータ信号端子（ＤＱ1)、３番端子はデ
ータ信号端子（ＤＱ2)、４番端子はライトイネーブル信
号端子(ＷＥ)、５番端子はロウアドレスストローブ信号
端子(ＲＡＳ)、６番端子はアドレス信号端子(Ａ11)であ
る。
【００１６】９番端子はアドレス信号端子(Ａ10)、１０
番端子はアドレス信号端子(Ａ0)、１１番端子はアドレ
ス信号端子(Ａ1)、１２番端子はアドレス信号端子
(Ａ2)、１３番端子はアドレス信号端子(Ａ3)である。１
４番端子は電源電圧Ｖcc端子である。
番端子はアドレス信号端子(Ａ0)、１１番端子はアドレ
ス信号端子(Ａ1)、１２番端子はアドレス信号端子
(Ａ2)、１３番端子はアドレス信号端子(Ａ3)である。１
４番端子は電源電圧Ｖcc端子である。
【００１７】１５番端子は基準電圧Ｖss端子である。前
記基準電圧Ｖssは例えば回路の基準電圧０［Ｖ］であ
る。１６番端子はアドレス信号端子(Ａ4)、１７番端子
はアドレス信号端子(Ａ5)、１８番端子はアドレス信号
端子(Ａ6)、１９番端子はアドレス信号端子(Ａ7)、２０
番端子はアドレス信号端子(Ａ8)である。
記基準電圧Ｖssは例えば回路の基準電圧０［Ｖ］であ
る。１６番端子はアドレス信号端子(Ａ4)、１７番端子
はアドレス信号端子(Ａ5)、１８番端子はアドレス信号
端子(Ａ6)、１９番端子はアドレス信号端子(Ａ7)、２０
番端子はアドレス信号端子(Ａ8)である。
【００１８】２３番端子はアドレス信号端子(Ａ9)、２
４番端子はアウトプットイネーブル信号端子(ＯＥ）、
２５番端子はカラムアドレスストローブ信号端子(ＣＡ
Ｓ)、２６番端子はデータ信号端子（ＤＱ3)、２７番端
子はデータ信号端子（ＤＱ4)、２８番端子は基準電圧Ｖ
ss端子である。
４番端子はアウトプットイネーブル信号端子(ＯＥ）、
２５番端子はカラムアドレスストローブ信号端子(ＣＡ
Ｓ)、２６番端子はデータ信号端子（ＤＱ3)、２７番端
子はデータ信号端子（ＤＱ4)、２８番端子は基準電圧Ｖ
ss端子である。
【００１９】前記インナーリード３Ａの他端側は、ＤＲ
ＡＭ１の長方形状の夫々の長辺を横切り、ＤＲＡＭ１の
中央側に引き伸ばされている。インナーリード３Ａの他
端側の先端はボンディングワイヤ５を介在させてＤＲＡ
Ｍ１の中央部分に配列されたボンディングパッド(外部
端子)ＢＰに接続されている。前記ボンディングワイヤ
５はアルミニウム(Ａｌ)ワイヤを使用する。また、ボン
ディングワイヤ５としては、金(Ａｕ)ワイヤ、銅(Ｃｕ)
ワイヤ、金属ワイヤの表面に絶縁性樹脂を被覆した被覆
ワイヤ等を使用してもよい。ボンディングワイヤ５は熱
圧着に超音波振動を併用したボンディング法によりボン
ディングされている。
ＡＭ１の長方形状の夫々の長辺を横切り、ＤＲＡＭ１の
中央側に引き伸ばされている。インナーリード３Ａの他
端側の先端はボンディングワイヤ５を介在させてＤＲＡ
Ｍ１の中央部分に配列されたボンディングパッド(外部
端子)ＢＰに接続されている。前記ボンディングワイヤ
５はアルミニウム(Ａｌ)ワイヤを使用する。また、ボン
ディングワイヤ５としては、金(Ａｕ)ワイヤ、銅(Ｃｕ)
ワイヤ、金属ワイヤの表面に絶縁性樹脂を被覆した被覆
ワイヤ等を使用してもよい。ボンディングワイヤ５は熱
圧着に超音波振動を併用したボンディング法によりボン
ディングされている。
【００２０】前記インナーリード３Ａのうち１番端子、
１４番端子の夫々のインナーリード（Ｖcc)３Ａ2は、一
体に構成され、ＤＲＡＭ１の中央部分をその長辺に平行
に引き伸ばされている（このインナーリード（Ｖcc)３
Ａ2は共用インナーリード又はバスバーインナーリード
と言われている）。同様に、１５番端子、２８番端子の
夫々のインナーリード（Ｖss)３Ａ2は、一体に構成さ
れ、ＤＲＡＭ１の中央部分をその長辺に平行に引き伸ば
されている（このインナーリード（Ｖss)３Ａ2は共用イ
ンナーリード又はバスバーインナーリードと言われてい
る）。前記共用インナーリード（Ｖcc)３Ａ2、共用イン
ナーリード（Ｖss)３Ａ2の夫々は、その他のインナーリ
ード３Ａ（信号用インナ−リ−ド３Ａ1)の他端側の先端
で規定された領域内において平行に延在させている。こ
の共用インナーリード（Ｖcc)３Ａ2、共用インナーリー
ド(Ｖss)３Ａ2の夫々はＤＲＡＭ１の主面のどの位置に
おいても電源電圧Ｖcc、基準電圧Ｖssを供給することが
できるように構成されている。つまり、この樹脂封止型
半導体装置は電源ノイズを吸収し易く構成され、ＤＲＡ
Ｍ１の動作速度の高速化を図れるように構成されてい
る。
１４番端子の夫々のインナーリード（Ｖcc)３Ａ2は、一
体に構成され、ＤＲＡＭ１の中央部分をその長辺に平行
に引き伸ばされている（このインナーリード（Ｖcc)３
Ａ2は共用インナーリード又はバスバーインナーリード
と言われている）。同様に、１５番端子、２８番端子の
夫々のインナーリード（Ｖss)３Ａ2は、一体に構成さ
れ、ＤＲＡＭ１の中央部分をその長辺に平行に引き伸ば
されている（このインナーリード（Ｖss)３Ａ2は共用イ
ンナーリード又はバスバーインナーリードと言われてい
る）。前記共用インナーリード（Ｖcc)３Ａ2、共用イン
ナーリード（Ｖss)３Ａ2の夫々は、その他のインナーリ
ード３Ａ（信号用インナ−リ−ド３Ａ1)の他端側の先端
で規定された領域内において平行に延在させている。こ
の共用インナーリード（Ｖcc)３Ａ2、共用インナーリー
ド(Ｖss)３Ａ2の夫々はＤＲＡＭ１の主面のどの位置に
おいても電源電圧Ｖcc、基準電圧Ｖssを供給することが
できるように構成されている。つまり、この樹脂封止型
半導体装置は電源ノイズを吸収し易く構成され、ＤＲＡ
Ｍ１の動作速度の高速化を図れるように構成されてい
る。
【００２１】前記ＤＲＡＭ１の長方形状の短辺にはチッ
プ支持用リード３Ｃが設けられている。
プ支持用リード３Ｃが設けられている。
【００２２】前記インナーリード３Ａ(３Ａ1，３Ｂ2)、
アウターリード３Ｂ、チップ支持用リード３Ｃの夫々は
リードフレームから切断されかつ成型されている。リー
ドフレームは例えばＦｅ−Ｎｉ（例えばＮｉ含有率４２
又は５０［％］）合金、Ｃｕ等で形成されている。
アウターリード３Ｂ、チップ支持用リード３Ｃの夫々は
リードフレームから切断されかつ成型されている。リー
ドフレームは例えばＦｅ−Ｎｉ（例えばＮｉ含有率４２
又は５０［％］）合金、Ｃｕ等で形成されている。
【００２３】前記ＤＲＡＭ１、ボンディングワイヤ５、
インナーリード３Ａ、チップ支持用リード３Ｃの夫々は
モールド樹脂２Ａで封止されている。モールド樹脂２Ａ
は、低応力化を図るために、フェノール系硬化剤、シリ
コーンゴム及びフィラーが添加されたエポキシ系樹脂を
使用している。シリコーンゴムはエポキシ系樹脂の弾性
率と同時に熱膨張率を低下させる作用がある。フィラー
は球形の酸化珪素粒で形成されており、同様に熱膨張率
を低下させる作用がある。また、パッケージ２の所定位
置にインデックスＩＤ（図１及び図２の左端に設けられ
た切り込み）が設けられている。
インナーリード３Ａ、チップ支持用リード３Ｃの夫々は
モールド樹脂２Ａで封止されている。モールド樹脂２Ａ
は、低応力化を図るために、フェノール系硬化剤、シリ
コーンゴム及びフィラーが添加されたエポキシ系樹脂を
使用している。シリコーンゴムはエポキシ系樹脂の弾性
率と同時に熱膨張率を低下させる作用がある。フィラー
は球形の酸化珪素粒で形成されており、同様に熱膨張率
を低下させる作用がある。また、パッケージ２の所定位
置にインデックスＩＤ（図１及び図２の左端に設けられ
た切り込み）が設けられている。
【００２４】次に、ＤＲＡＭ１のレイアウトについて説
明する。
明する。
【００２５】本実施例のＤＲＡＭ１のレイアウトは、図
４(平面図)に示すように、ＤＲＡＭ１の長辺の中央部近
傍に切り欠き溝１０が設けられている。そして、ＤＲＡ
Ｍ１の主面のＸ方向（又はＹ方向）の中心線部にボンデ
ィングパッド（外部端子）ＢＰ及び周辺回路１１が設け
られている。そして、これらのボンディングパッド(外
部端子)ＢＰ及び周辺回路１１の両側に多数のメモリセ
ル列（メモリマット）１２が設けられている。前記切り
欠き溝１０は、ウェーハをチップ状態にした後、ＤＲＡ
Ｍ１の長辺の中央部近傍に設けられる。
４(平面図)に示すように、ＤＲＡＭ１の長辺の中央部近
傍に切り欠き溝１０が設けられている。そして、ＤＲＡ
Ｍ１の主面のＸ方向（又はＹ方向）の中心線部にボンデ
ィングパッド（外部端子）ＢＰ及び周辺回路１１が設け
られている。そして、これらのボンディングパッド(外
部端子)ＢＰ及び周辺回路１１の両側に多数のメモリセ
ル列（メモリマット）１２が設けられている。前記切り
欠き溝１０は、ウェーハをチップ状態にした後、ＤＲＡ
Ｍ１の長辺の中央部近傍に設けられる。
【００２６】このように、最大応力が発生するＤＲＡＭ
１の長辺のほぼ中央部近傍に応力緩和のための切り欠き
溝１０を設けたことにより、ＤＲＡＭ１の長辺がみかけ
上短くなり、発生応力を低減することができるので、Ｄ
ＲＡＭ１の応力によるレジン等のモールド樹脂２Ａで封
止した樹脂封止型パッケージ２にクラックが発生するの
を防止することができる。
１の長辺のほぼ中央部近傍に応力緩和のための切り欠き
溝１０を設けたことにより、ＤＲＡＭ１の長辺がみかけ
上短くなり、発生応力を低減することができるので、Ｄ
ＲＡＭ１の応力によるレジン等のモールド樹脂２Ａで封
止した樹脂封止型パッケージ２にクラックが発生するの
を防止することができる。
【００２７】これにより、ＤＲＡＭ１とレジン等のモー
ルド樹脂２Ａと密着性が良くなるとともに、リフローク
ラック強度及び耐湿性を向上することができる。
ルド樹脂２Ａと密着性が良くなるとともに、リフローク
ラック強度及び耐湿性を向上することができる。
【００２８】なお、前記切り欠き溝１０の設ける位置及
びその数は、ＤＲＡＭ１の形状によって種々変更し得る
ことは勿論である。その例を図５に示す。
びその数は、ＤＲＡＭ１の形状によって種々変更し得る
ことは勿論である。その例を図５に示す。
【００２９】〔実施例２〕本発明の実施例２であるタブ
付樹脂封止型半導体装置を図６（樹脂封止材の上半分を
除去した平面図）、図７(図６のロ−ロ線で切った断面
図）で示す。
付樹脂封止型半導体装置を図６（樹脂封止材の上半分を
除去した平面図）、図７(図６のロ−ロ線で切った断面
図）で示す。
【００３０】図６及び図７に示すように、タブ付樹脂封
止型半導体装置は、半導体チップ２１がタブ２２上に搭
載し、その回路形成面上に配置されているボンディング
パッド(外部端子)ＢＰとリード２３とをボンディングワ
イヤ２４で電気的に接続し、レジン等の樹脂２５で封止
したものである。
止型半導体装置は、半導体チップ２１がタブ２２上に搭
載し、その回路形成面上に配置されているボンディング
パッド(外部端子)ＢＰとリード２３とをボンディングワ
イヤ２４で電気的に接続し、レジン等の樹脂２５で封止
したものである。
【００３１】ウェーハをチップ状態にした前記半導体チ
ップ２１は、その各辺の中央部近傍に切り欠き溝１０が
設けられている。このように、各辺の中央部近傍に切り
欠き溝１０が設けることにより、半導体チップ２１の各
辺がみかけ上短くなり、発生応力を低減することができ
るので、前記実施例１と同様に半導体チップ２１の応力
によるレジン等の樹脂２５にクラックが発生するのを防
止することができる。
ップ２１は、その各辺の中央部近傍に切り欠き溝１０が
設けられている。このように、各辺の中央部近傍に切り
欠き溝１０が設けることにより、半導体チップ２１の各
辺がみかけ上短くなり、発生応力を低減することができ
るので、前記実施例１と同様に半導体チップ２１の応力
によるレジン等の樹脂２５にクラックが発生するのを防
止することができる。
【００３２】これにより、半導体チップ２１とレジン等
の封止樹脂２５と密着性が良くなるとともに、リフロー
クラック強度及び耐湿信頼性を向上することができる。
の封止樹脂２５と密着性が良くなるとともに、リフロー
クラック強度及び耐湿信頼性を向上することができる。
【００３３】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものの概要を簡単に説明すれば、下記の通りであ
る。
的なものの概要を簡単に説明すれば、下記の通りであ
る。
【００３５】半導体チップをみかけ上分割したので、発
生する応力を低減することができる。これにより、封止
樹脂との密着性が良くなるとともに、リフロークラック
強度及び耐湿性を向上することができる。
生する応力を低減することができる。これにより、封止
樹脂との密着性が良くなるとともに、リフロークラック
強度及び耐湿性を向上することができる。
【図１】 本発明の一実施例であるＤＲＡＭを封止する
樹脂封止型半導体装置の部分断面斜視図、
樹脂封止型半導体装置の部分断面斜視図、
【図２】 図１の平面図、
【図３】 図２のイ−イ線で切った断面図、
【図４】 本実施例１のＤＲＡＭのレイアウトを示す平
面図、
面図、
【図５】 本実施例１の切り欠き溝の設ける位置及びそ
の数を半導体チップの形状によって種々変更した例を示
す図、
の数を半導体チップの形状によって種々変更した例を示
す図、
【図６】 本発明の実施例２であるタブ付樹脂封止型半
導体装置の封止樹脂材の上半分を除去した平面図、
導体装置の封止樹脂材の上半分を除去した平面図、
【図７】 図６のロ−ロ線で切った断面図。
１…ＤＲＡＭ、２…樹脂封止型パッケージ、２Ａ…モー
ルド樹脂、３…リード、３Ａ…インナーリード、３Ｂ…
アウターリード、４…絶縁性フィルム、５…ボンディン
グワイヤ、１０…切り欠き溝、１１…周辺回路、１２…
メモリセル列（メモリマット）、ＢＰ…ボンディングパ
ッド(外部端子)、２１…半導体チップ、２２…タブ、２
２Ａ…タブ吊りリード、２３…リード、２４…ボンディ
ングワイヤ、２５…モールド樹脂。
ルド樹脂、３…リード、３Ａ…インナーリード、３Ｂ…
アウターリード、４…絶縁性フィルム、５…ボンディン
グワイヤ、１０…切り欠き溝、１１…周辺回路、１２…
メモリセル列（メモリマット）、ＢＰ…ボンディングパ
ッド(外部端子)、２１…半導体チップ、２２…タブ、２
２Ａ…タブ吊りリード、２３…リード、２４…ボンディ
ングワイヤ、２５…モールド樹脂。
Claims (1)
- 【請求項１】 四辺形の半導体チップを搭載した樹脂封
止型半導体装置において、前記半導体チップの長辺又は
各辺の中央部近傍に切り欠き溝を設けたことを特徴とす
る樹脂封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23444191A JPH0574668A (ja) | 1991-09-13 | 1991-09-13 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23444191A JPH0574668A (ja) | 1991-09-13 | 1991-09-13 | 樹脂封止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574668A true JPH0574668A (ja) | 1993-03-26 |
Family
ID=16971060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23444191A Pending JPH0574668A (ja) | 1991-09-13 | 1991-09-13 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111312A (en) * | 1998-08-20 | 2000-08-29 | Fujitsu Limited | Semiconductor device with leads engaged with notches |
-
1991
- 1991-09-13 JP JP23444191A patent/JPH0574668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111312A (en) * | 1998-08-20 | 2000-08-29 | Fujitsu Limited | Semiconductor device with leads engaged with notches |
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