JPH03280442A

JPH03280442A - 半導体装置

Info

Publication number: JPH03280442A
Application number: JP8249790A
Authority: JP
Inventors: Hajime Murakami; 元村上; Ichiro Anjo; 安生　一郎; Junichi Arita; 順一有田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-03-28
Filing date: 1990-03-28
Publication date: 1991-12-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置に関し、特に、半導体チップの回
路素子形成面上に複数のインナーリードが接着剤により
直接熱圧着接合された半導体装置に適用して有効な技術
に関するものである。

〔従来の技術〕

半導体装置は、半導体チップを保護するためにモールド
樹脂で封止している。この半導体装置には半導体チップ
をモールド樹脂で封止する前に、前記半導体チップ上に
リードを位置決めし、取り付けるためにいくつかの方法
が用いられている。

例えば、半導体チップの回路素子形成面上に複数のイン
ナーリードが、前記半導体チップと電気的に絶縁する絶
縁フィルムを介在させて接着剤で接着され、前記半導体
チップとインナーリードとがボンディングワイヤーで電
気的に接続され、モールド樹脂で封止された所謂Ｌ　Ｏ
Ｇ　（Ｌｅａｄ　０ｎＣｈｉρ）構造の半導体装置が提
案されている（特開昭６１−２４１９５９参照）。

〔発明が解決しようとする課題〕

しかしながら、本発明者は、前記半導体装置を検討した
結果、以下の問題点を見い出した。

前記半導体装置では、複数のインナーリードが半導体チ
ップの回路素子形成面上に絶縁フィルムを介在して配設
され、前記インナーリードのボンディング面にボンディ
ングワイヤーが圧着接続されるので、前記半導体チップ
の回路素子形成面に衝撃荷重や圧着荷重が加わり、半導
体チップの回路素子形成面（半導体チップの素子）を破
損し、半導体装れの信頼性が低下するという問題があっ
た。

本発明の目的は、ＬＯＧ構造の半導体装置の信頼性を向
上することが可能な技術を提供することにある。

本発明の他の目的は、ＬＯＧ構造の半導体装置の半導体
チップ及びパッケージのサイズの縮小が可能な技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡弔に説明すれば、下記のとおりである。

（１）半導体チップの回路素子形成面上に、複数のイン
ナーリードが接着剤を介して熱圧着接合され、前記半導
体チップの保護膜上にポンディングパッド穴が設けられ
、その穴の中に外部端子が設けられており、前記インナ
ーリードの先端部の厚さがインナーリード本体よりも薄
く構成され、該インナーリードの先端部と前記半導体チ
ップのポンディングパッド穴の外部端子とが蒸着金属膜
により電気的に接続され、少なくともその接続部の上に
α線侵入防止用保護膜が設けられ、モールド樹脂で封止
されている半導体装置である。

（２）前記インナーリードの先端部の厚さをリード本体
よりも薄く構成する代りに、インナーリードの先端部に
おわん状の穴及びその中央部に貫通孔を設けたものであ
る。

（３）前記半導体チップの保護膜上に、複数の印刷信号
配線、印刷外部端子及びその保護膜上の中央部分にその
長辺に平行に引き伸ばされている印刷共用配線が設けら
れているものである。

〔作　　用〕

前述した（１）の手段によれば、半導体チップの回路素
子形成面上に、複数のインナーリードが絶縁フィルムを
介して配設され、前記半導体チップの保護膜上にポンデ
ィングパッド穴が設けられ、前記インナーリードの先端
部の厚さをインナーリード本体よりも薄く構成し、該イ
ンナーリードの先端部と前記半導体チップのポンディン
グパッド穴の外部端子とが蒸着金属膜により電気的に接
続されることにより、その回路素子形成面にかかる応力
を低減することができるので、その回路素子の破損を低
減することができる。これにより、ＬＯＧ構造の半導体
装置の信頼性を向上させることができる。

前述した（２）の手段によれば、前記インナーリードの
先端部のノリさをリード本体よりも薄く構成する代りに
、インナーリードの先端部におわん状の穴及びその穴の
中央部に貫通孔を設けることにより、前記回路素子形成
面にかかる応力を低減すると共に、蒸着金属膜で容易に
接続することができ、その回路素子の破損を低減するこ
とができる。

前述した（３）の手段によれば、前記半導体チップの保
護膜上に、複数の印刷信号配線、印刷外部端子及びその
保護膜上の中央部分にその長辺に平行に引き伸ばされて
いる印刷共用配線が設けられていることにより、半導体
チップ内の配線が細くても、保護膜（パッシベーション
膜）上では印刷信号線（インナーリード）は太くするこ
とができるので、動作電流路の抵抗値を低減することが
できる。これにより動作速度を向上させることができる
。

また、保護膜上では印刷信号配線及び印刷外部端子を設
ける場所に対して自由度が増えるので、どこからも電源
に接続できる。これにより短い配線で電流を供給するこ
とができるので、抵抗値を小さくすることができるとと
もにノイズの低減がはかれる。

また、保護膜上では半導体チップ上の印刷外部端子の位
置を変えることができるので、半導体チップ及びパッケ
ージのサイズを小さくすることができる。

また、保護膜上では印刷信号配線及び印刷外部端子を設
ける場所に対して自由度が増え、半導体チップ上の印刷
外部端子の位置を変えることができるので、ＬＯＧ構造
の半導体装置のパッケージ設計の自由度を増大させるこ
とができる。

また、前記半導体チップの中央部分をその長辺に平行に
引き伸ばされている印刷共用配線が設けられているので
１種々の場所から電源に接続することができる。

以下１本発明の構成について、ＤＲＡＭ　（半導体チッ
プ）をモールド樹脂で封止した樹脂封止型半導体装置に
本発明を適用した一実施例とともに説明する。

なお、実施例を説明するための全回において。

同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。

〔実施例■〕

本発明の実施例１である樹脂封止型半導体装置の概略構
成を第１図（部分断面斜視図）、第２図（平面図）及び
第３図（第２図のイーイ線で切った断面図）で示す。

第１図、第２図及び第３図に示すように、本実施例■の
半導体チップ１は、Ｓ　ＯＪ　（Ｓ＋ａｌｌ　０ｕｔ−
１ｉｎｅ　Ｊ−ｂｅｎｄ）型の樹脂封止型パッケージ２
で封止されている。前記半導体チップ１は１例えば１６
　［Ｍｂｉｔ］　Ｘ　１　［ｂｉｔ］の大容量のＤ　Ｒ
Ａ　Ｍ　（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓ
ｓ　Ｍｅｍｏｒｙ）で構成され、１６゜４８［ｍｍｌ　
Ｘ８．５４　［ｍｍｌの平面長方形状で構成されている
。この半導体チップ１は、４００［ｍｉｌ］の樹脂封止
型パッケージ２に封止される。

前記半導体チップ（ＤＲＡＭ）１の回路素子形成面（以
下、主面という）には、図示していないが主にメモリセ
ルアレイ及び周辺回路が配置されている。メモリセルア
レイは、１　［ｂｉｔ］の情報を記憶するメモリセル（
記憶素子）を行列状に複数配置している。前記周辺回路
は、直接周辺回路及び間接周辺回路で構成されている。

直接周辺回路は、メモリセルの情報書込み動作や情報読
出し動作を直接制御する回路である。直接周辺回路は、
ロウアドレスデコーダ回路、カラムアドレスデコーダ回
路、センスアンプ回路等を含む。間接周辺回路は、前記
直接周辺回路の動作を間接的に制御する回路である０間
接周辺回路は、クロック信号発生回路、バッファ回路等
を含む。

前記長方形状の半導体チップ１の対向する側端面には、
支持リード３Ｃが接着剤により接着固定されている。こ
の支持リード３ｃは、半導体チップのインナーリード３
Ａの配置される面よりも下向に折り曲げられている。

が」記インナーリード３Ａは、その一端側をアウターリ
ード３Ｂと一体に構成している。アウターリード３Ｂは
、標準規格に基づき、夫々に印加される信号が規定され
、番号が付けられている。第１図中、左端手前は１番端
子、右端手前は１４番端子である。右端後側（端子番号
は第２図に示す）は１５番端子、左端後側（端子番号は
第２図に示す）は２８番端子である。つまり、この樹脂
封止型パッケージ２は１〜６番端子、９〜１４番端子。

１５〜２０番端子、２３〜２８番端子の合計２４端子で
構成されている。

前記１番端子は電源電圧Ｖｃｃ端子である。前記電源電
圧Ｖｃｃは例えば回路の動作電圧５［ｖ］である。２番
端子はデータ久方信号端子（Ｄ）、３番端子は空き端子
、４番端子はライトイネーブル信号端子（Ｗ）、５＃ｉ
端子はロウアドレスストローブ信号端子（ＲＥ）、６番
端子はアドレス信号端子（Ａ□□）である。

９番端子はアドレス信号端子（Ａ□。）、１０番端子は
アドレス信号端子（Ａ、）、１１１端子はアドレス信号
端子（Ａ１）、１２番端子はアドレス信号端子（Ａ２）
、１３番端子はアドレス信号端子（Ａ３）である、１４
番端子は電源電圧Ｖｃｃ端子である。

第１図中には示していないが、１５番端子は基準電圧Ｖ
ｓｓ端子である。前記基準電圧Ｖｓｓは例えば回路の基
準電圧０［Ｖ］である。１６番端子はアドレス信号端子
（Ａ、）、１７番端子はアドレス信号端子（Ａ、）、１
８番端子はアドレス信号端子（Ａ、　）、１９番端子は
アドレス信号端子（Ａ１）、２０番端子はアドレス信号
端子（Ａ８）である。

第１図中には示していないが、２３番端子はアドレス信
号端子（Ａ、）、２４番端子は空き端子、２５番端子は
カラムアドレスストローブ信号端子（ＣＥ）、２６＃＃
端子は空き端子、２７番端子はデータ出力信号端子、２
８番端子は基準電圧Ｖｓｓ端子である。

前記インナーリード３Ａの他端側は、半導体チップ１の
長方形状の夫々の長辺を横切り、半導体チップ１の中央
側に引き伸ばされている。

前記インナーリード３Ａのうち１番端子、１４番端子の
夫々のインナーリード（Ｖｃｃ）３Ａは、印刷共用配線
３ＡＣと一体となるように電気的に接続されている。同
様に、１５番端子、２８番端子の夫々のインナーリード
（Ｖｓｓ）３Ａは、印刷共用配線３ＡＣと一体となるよ
うに電気的に接続されている。

１番端子及び１４番端子のインナーリード（Ｖｃｃ）３
Ａ、１５番端子及び２８番端子のインナーリード（Ｖｓ
ｓ）　３　Ａの夫々は、その他のインナーリード３Ａ（
信号用インナーリード３Ａ）の他端側の先端で規定され
た領域内において平行に並存させている。この１番端子
及び１４番端子のインナーリート（Ｖｃｃ）３Ａ、１５
番端子及び２８番端子のインナーリード（Ｖｓｓ）３Ａ
の夫々は、半導体チップ１の主面のどの位置においても
電源電圧Ｖｃｃ、基準電圧Ｖｓｓを供給することができ
るように構成されている。つまり、この樹脂封止型半導
体装置は電源ノイズを吸収し易く構成され、半導体チッ
プ１の動作速度の高速化を図れるように構成されている
。

前記インナーリード３Ａ、アウターリード３Ｂ、支持リ
ード３ｃの夫々は、リードフレームがら切断され、かつ
、成型されている。

前記半導体チップｌ、インナーリード３Ａ及び支持リー
ド３Ｃはモールド樹脂２Ａで封止されている。このモー
ルド樹脂２Ａは、低応力化を図るために、フェノール系
硬化剤、シリコーンゴム及びフィラーが添加されたエポ
キシ系樹脂を使用している。シリコーンゴムはエポキシ
系樹脂の弾性率と同時に熱膨張率を低下させる作用があ
る。フィラーは球形の酸化珪素粒で形成されており、同
様に熱膨張率を低下させる作用がある。また、パッケー
ジ２の所定位置にインデックスＩＤ（第１図及び第２図
の左端に設けられた切り込み）が設けられている。

前記半導体チップｌの主面上には、第４図（インナーリ
ードと単導体チップとの接続部の拡大断面図）に示すよ
うに、パッシベーション膜（保護膜）１０２が形成され
ている。このパッシベーション膜１０２の主面上にはプ
リント配線技術により。

０１Ｊ記印刷共用配線３ＡＣ１印刷ポンデイングパツド
ＢＰ及び該印刷ポンディングパッドＢＰと一体に形成さ
れた複数の印刷信号配Ｍ３ＡＰが形成されている。印刷
共用配線３ＡＣ及び複数の印刷信号配ＡＩ＋８３ＡＰは
前記パッシベーション膜１０２に形成された接続孔１０
３を通して内部配線１０４と電気的に接続されている。

そして、前記印刷共用配線３ＡＣ及び複数の印刷信号配
線３ＡＰを含む前記半導体チップ１の主面上には、α線
の侵入を防ぐためのポリイミド系の樹脂からなる１０μ
ｍ程度の７’ｉさのα線侵入防止用保護膜１０５がコー
ティングされている。前記α線侵入防止保護膜１０５は
、所定のマスクパターンによりドライエツチングでポン
ディングパッド穴１０６を設け、前記ポンディングパッ
ド（外部端子）ＢＰの表面を霧出させている。

前記印刷信号配線３ＡＰ、印刷ポンディングパッドＢＰ
及び印刷共用配線３ＡＣは１例えば０．２μ腸程度の厚
さのＴｉ膜３０１　、　２μｍ程度の厚さのＣυ膜３０
２及び０．２μ閣程度の厚さのＴｉ膜３０３からなる多
層配線が用いられている。この多層配線はアルミニウム
（Ａｌ）又は金（Ａｕ）線であってもよい。つまり、前
記半導体チップ１の能動領域（図示していない）と印刷
信号配線３ＡＰ、印刷ポンディングパッドＩ３Ｐ及び印
刷共用配線３ＡＣとが、接続孔１０３と内部配線１０４
とを通して電気的に接続される。

また、前記半導体チップ１の回路素子形成レイアウトを
、第５図（半導体チップの回路素子形成レイアウト図）
に示す、第５図において、１１はメモリセルアレイ、１
２は周辺回路、ＢＰは印刷ポンディングパッドである。

前記半導体チップ１の主面つまり前記メモリセルアレイ
１１及び周辺回路１２を配置した表面上には、複数のイ
ンナーリード３Ａが配設され、前記半導体チップ１のパ
ッシベーション膜１０２の主面上には、印刷信号配線３
ＡＰ、印刷ボンディングバットＢＰ及び印刷共用配線３
ＡＣが形成されている。

そして、第４図及び第６Ａ図に示すように、前記インナ
ーリード３Ａの先端部３Ａ、は、インナーリード本体の
厚さよりも簿く構成され、半導体チップ１のパッシベー
ション膜１０２の主面上に熱可塑性ポリイミド等の接着
剤４で直接熱圧着接合されている。

前記半導体チップ１の印刷ポンディングパッドＢＰと前
記インナーリード３Ａの先端部３Ａ□とが電気的に接続
される。

前記半導体チップ１の印刷ポンディングパッドＢＰと前
記インナーリード３Ａの先端部３Ａ１との電気的接続は
、第６Ｂ図に示すように、前記半導体チップ１の印刷ポ
ンディングパッドＢＰと前記インナーリード３Ａの先端
部３Ａ１側にアルミニウム（Ａｌ）膜又は他の良導電性
金属蒸着膜１０７が蒸着される０次に、第６Ｃ図に示す
ように、アルミニウム（Ａ１）蒸着膜（又は他の良導電
性金属蒸着膜）１０７がホトエツチングされて所定のア
ルミニウム（Ａ１）蒸着膜パターン１０８が形成される
。そして、第６Ｄ図に示すように、少なくとも前記アル
ミニウム（Ａ　ｌ）蒸着膜パターン１０８の上にα線の
侵入を防ぐためのポリイミド系の樹脂からなる１０μ園
程度の厚さのα線侵入防止用保護膜１０５がコーティン
グされる。

前記リードフレームは第１図及び第７図（リードフレー
ム全体平面図）に示すように、２０本のインナーリード
３Ａ（信号用）及び支持リート（吊りリード）３Ｃで構
成されている。このリードフレーム３は、例えばＦ’ｅ
−Ｎｉ（例えばＮ１含有率４２又は５０［％コ）合金、
Ｃｕ等で形成されている。

この種の樹脂封止型パッケージ２は、半導体チップ１の
主面上にインナーリード３Ａを配置したＬ　ＯＣ（Ｌｅ
ａｄ　Ｏｎ　Ｃｈｉｐ）構造を採用している。

ＬＯＧ構造を採用する樹脂封止型パッケージ２は、半導
体チップ１の形状に規制されずにインナーリード３Ａを
自由に引き回せるので、この引き回しに相当する分、サ
イズの大きな半導体チップ１を封止することができる。

つまり、ＬＯＣｉ造を採用する樹脂封止型パッケージ２
は、大容量化に基づき半導体チップ１のサイズが大型化
しても、封止サイズ（パッケージサイズ）は小さく抑え
られるので、実装密度を高めることができる。

前記長方形状の半導体チップ１の主面の対向する側端部
には、支持リード３Ｃが接着剤５により接続固定されて
いる。前記接着剤としてはエポキシ系樹脂、レゾール系
樹脂等の接着剤を使用する。

なお、前記支持リード３Ｃと半導体チップ１との固定は
、前述のように長方形状の半導体チップ１の主面の対向
する側端部で接着固定するのが好ましいが、必要に応じ
て主面又は裏面で固定してもよい。

以上の説明かられかるように、本実施例■によれば、第
４図、第６Ａ図乃至第６Ｄ図に示すように、半導体チッ
プ１の主面上に、前記インナーリード３Ａの先端部３Ａ
１が接着剤４により熱圧着接合され、この先端部３Ａ１
と、前記半導体チップ１の印刷ポンディングパッドＢＰ
とがアルミニラム膜（蒸着膜）１０８で電気的に接続さ
れることにより、その主面にかかる応力を低減すること
ができるので、ボンディング時に、その主面上の回路素
子の破損を低減することができる。これにより、ＬＯＧ
構造の半導体装置の信頼性を向上させることができる。

また、半導体チップ１のパッシベーション膜（保護膜）
１０２の主面上に、複数の印刷信号配線３ＡＰ、印刷ポ
ンディングパッドＢＰ及びそのパッシベーション膜１０
２の主面上の中央部分にその長辺に平行に引き伸ばされ
ている印刷共用配Ｍ３ＡＣが設けられていることにより
、半導体チップ１の内部配線１０４か細くても、パッシ
ベーション膜１０２の主面上では印刷信号配線（インナ
リード）３ＡＰは太くすることができるので、動作電流
路の抵抗値を低減することができる。これにより動作速
度を向上させることができる。

また、パッシベーション膜１０２の主面上では印刷信号
配線３ＡＰ及び印刷ポンディングパッドＢＰを設ける場
所に対して自由度が増えるので、どこからも電源に接続
できる。これにより短い配線で電流を供給することがで
きるので、抵抗値を小さくすることができるとともにノ
イズの低減がはかれる。

また、パッシベーション膜１０２の主面上では印刷ポン
ディングパッドＢＰの位置を変えることができるので、
半導体チップ１及びパッケージのサイズを小さくするこ
とができる。

また、パッシベーション膜１０２の主面上では印刷信号
配線３ＡＰ及び印刷ポンディングパッドＢＰを設ける場
所に対して自由度が増え、前記印刷ポンディングパッド
ＢＰの位置を変えることができるので、ＬＯＧ構造の半
導体装置のパッケージ設計の自由度を増大させることが
できる。

また、前記半導体チップ１の中央部分の長辺に平行に引
き伸ばされている印刷共用配線３Ａｃが設けられている
ので、種々の場所から電源に接続することができる。

〔実施例■〕

第８図は、本発明の実施例■の半導体装置の概略構成を
示す部分断面斜視図、第９Ａ図（平面図）及び第９Ｂ図
（第９Ａ図のローロ線断面図）は、インナーリードの先
端部の構成を示す図、第１０Ａ図、第１０Ｂ図、第１０
Ｃ図、第１０Ｄ図は、インナーリードと半導体チップと
の電気的接続部の構成を説明するための説明図、第１１
図は、実施例Ｈのリードフレームの全体構成を示す図で
ある。

本実施例Ｈの半導体装置は、第８図、第９Ａ図。

第９Ｂ図及び第１１図に示すように、前記実施例１のイ
ンナーリード３Ａの先端部３Ａ□をインナーリード本体
の厚さよりも薄くする代りに、おわん状の穴及びその中
央部に貫通孔３Ａ、が設けられたものである。つまり、
貫通孔３Ａ２の周辺は。

第９Ａ図及び第９Ｂ図に示すように径０．３層層の程度
のおわん状の穴３Ａ３　が形成されている。

前記半導体チップ１の印刷ポンディングパッドＢＰと前
記インナーリード３Ａの先端部との電気的接続は、第１
０Ａ図に示すように、まず、半導体チップ１のパッシベ
ーション膜（図示していない）の主面上に熱可塑性ポリ
イミド等の接着剤４で直接熱圧着接合される０次に、第
１０Ｂ図に示すように、前記半導体チップ１の印刷ボン
ディングバットＢＰと前記インナーリード３Ａの先端部
の前記貫通孔３　Ａｚ及びおわん状の穴３Ａ３にマスク
１１０を用いてアルミニウム（Ａｌ）又は他の良導電性
金属蒸着膜１０８が蒸着される。

そして、第１０Ｃ図に示すように、少なくとも前記貫通
孔３Ａ２及びおわん状の穴３　Ａ　３の上にα線の侵入
を防ぐためのポリイミド系の樹脂からなる１０μｍ程度
のＪｌｊ−さのα線侵入防止用保護膜１０５がコーティ
ングされる。

以上の説明かられかるように、本実施例■によれば、前
記インナーリード３Ａの先端部３Ａ、のＩｑさをインナ
ーリド本体よりも薄く構成する代りに、インナーリード
３Ａの先端部におわん状の穴３Ａ、及びその中央部に貫
通孔３Ａ、を設けることにより、前記回路素子形成面に
かかる応力を低減すると共に、蒸着金属膜で容易に接続
することができ、その回路素子の破損を低減することが
できる。

以上１本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において、種々変更可能であるこ
とは言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

半導体チップの主面の破損を低減することができるので
、ＬＯＧ構造の半導体装置の信頼性を向上させることが
できる。

また、動作電流路の抵抗値を低減することができるので
、動作速度を向上させることができる。

また、どこからでも電源に接続できるため、短い配線で
電流を供給することができるので、抵抗値を小さくする
ことができ、高速化をはかることができるとともにノズ
の低減がはかれる。

また、保護膜上では半導体チップ上の印刷外部端子（印
刷ポンディングパッド）の位置を変えることができるの
で、半導体チップ及びパッケージのサイズを小さくする
ことができる。

また、保護膜上では印刷外部端子の位置を変えることが
できるので、ＬＯＧ構造の半導体装置のパッケージ設計
の自由度を増大させることができる。

また、保護膜上の中央部分の長辺に、平行に弓き伸ばさ
れている印刷共用配線が設けられているので、種々の場
所から電源に接続することができる。

【図面の簡単な説明】

第１図は、本発明の実施例！である樹脂封止型半導体装
置の概略構成を示す部分断面斜視図、第２図は、第１図
の平面図、第３図は、第２図のイーイ線で切った断面図、第４図は
、インナーリードと半導体チップとの接続部の拡大断面
図、第５図は、半導体チップの回路素子形成レイアウト図。第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図は。インナーリードと半導体チップとの電気的接続部の接続
部を形成するプロセスを説明するための図。第７図は、実施例Ｉのリードフレームの全体平面図、第８図は、本発明の実施例■である樹脂封止型半導体装
置の概略構成を示す部分断面斜視図、第９Ａ図は、イン
ナーリードの先端部の構成を示す平面図、第９Ｂ図は、第９Ａ図のローロ線で切った断面図、第１０Ａ図、第１０Ｂ図、第１０Ｃ図、第１０Ｄ図は、
インナーリードと半導体チップとの電気的接続部の接続
部を形成するプロセスを説明するための図、第１１図は、実施例Ｈのリードフレームの全体平面図で
ある。図中、１・・・半導体チップ（ＤＲＡＭ）、２・・樹脂
封止型パッケージ、３・・・リードフレーム、３Ａ・・
・インナーリード、３Ｂ・・・アウターリード、３Ｃ・
・・支持リード、３ＡＣ・・・印刷共用配線、３ＡＰ・
・・印刷信号配線、ＢＰ・・印刷ポンディングパッド（
印刷外部端子）、４・・・接着剤、１１・・・メモリセ
ルアレイ、１２・・・周辺回路、１０２・・・パッシベ
ーション膜、１０３・・・接続孔、１０４・・・内部配
線、１０５・・・α線侵入防止用保護膜、１０５Ａ・・
・ボンディング穴、１０８・・・アルミニウム蒸着膜で
ある。

Claims

【特許請求の範囲】１、半導体チップの回路素子形成面上に、複数のインナ
ーリードが接着剤で直接接着され、前記半導体チップの
保護膜上に外部端子が設けられ、前記インナーリードの
先端部の厚さがインナーリード本体よりも薄く構成され
、該インナーリードの先端部と前記半導体チップの外部
端子とが蒸着金属膜により電気的に接続され、少なくと
もその接続部の上にα線侵入防止用保護膜が設けられ、
モールド樹脂で封止されていることを特徴とする半導体
装置。２、半導体チップの回路素子形成面上に、複数のインナ
ーリードが接着剤を介して直接接着され、前記半導体チ
ップの保護膜上に外部端子が設けられ、前記インナーリ
ードの先端部におわん状の穴及びその中央部に貫通孔が
設けられ、該貫通孔を介して当該インナーリードの先端
部と前記半導体チップの外部端子とが蒸着金属膜により
電気的に接続され、少なくともその接続部の上にα線侵
入防止用保護膜が設けられ、モールド樹脂で封止されて
いることを特徴とする半導体装置。３、前記請求項１又は２に記載の半導体装置において、
前記半導体チップの保護膜上に、複数の印刷信号配線、
印刷外部端子及びその保護膜上の中央部分にその長辺に
平行に引き伸ばされている印刷共用配線が設けられてい
ることを特徴とする半導体装置。