JPH0574789B2 - - Google Patents

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JPH0574789B2
JPH0574789B2 JP59103882A JP10388284A JPH0574789B2 JP H0574789 B2 JPH0574789 B2 JP H0574789B2 JP 59103882 A JP59103882 A JP 59103882A JP 10388284 A JP10388284 A JP 10388284A JP H0574789 B2 JPH0574789 B2 JP H0574789B2
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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Description

【発明の詳細な説明】 （発明の分野） この発明は半導体メモリ等の特性を試験するた
めの半導体メモリ試験装置に関し、特にCMOS
メモリ等の半導体メモリの特定アドレスにおける
電源電流の試験を論理試験と共に高速に行うこと
ができる半導体メモリ試験装置に関する。
（発明の背景） 半導体メモリ等の試験を行うにあたつては、半
導体メモリ試験装置内の試験パターン発生器より
試験パターンと期待値パターンを発生し、その試
験パターンを被試験メモリに印加して、その結果
被試験メモリから出力されるデータと期待値パタ
ーンを比較することにより、その被試験メモリの
良否を判定するようにしている。
半導体メモリ内、例えばCMOSメモリは消費
電力が極めて少ないことが知られている。従つて
CMOSメモリはバツテリ駆動により用いられる
場合が少なくない。このようなバツテリ駆動のよ
うな態様で半導体メモリを使用する場合には、バ
ツテリにより何時間正常に駆動できるかが問題と
なるため、その半導体メモリの消費電力が所定の
範囲を越えず、且つそのバラツキが少ないことが
要求される。
即ち、CMOSメモリ等のような低消費電力の
半導体メモリの特性を試験する場合には、通常の
論理試験や直流試験の他、その消費電力を知るた
めに、電源電流の試験をする必要がある。この半
導体メモリに流入する電源電流はその半導体メモ
リに印加されているアドレスによりその値が異な
るのが通常である。従つてこのような電源電流の
試験を行う場合には、あらかじめ被試験メモリに
ついて注目するアドレスを定め、そのアドレスに
ついて電流値の測定判定をするか、又は被試験メ
モリの全てのアドレスについて電源電流の測定判
定を行い、どのアドレスのとき所定の範囲外とな
るかを調べる等の試験をしている。
（従来技術） 第２図は従来のこの種の半導体メモリ試験装置
の構成を示すブロツク図である。図において、試
験パターン発生器１０１はタイミング発生器１０
２から印加されたクロツク信号１０３に同期し
て、試験パターン１０５と期待値パターン１０７
を発生する。試験パターン１０５は被試験メモリ
１１２に印加するためのアドレスデータ、書込み
データ、制御データにより構成されている。試験
パターン１０５は波形整形回路１０６に与えられ
て所望の波形に整形された後、被試験メモリ１１
２に印加される。期待値パターン１０７は論理比
較回路１０８に供給され、被試験メモリ１１２か
らの出力信号と論理比較される。これら試験パタ
ーン及び期待値パターンは中央制御装置１０４よ
り試験パターン発生器１０１にあらかじめ転送さ
れたプログラムを実行することにより発生され
る。
タイミング発生器１０２は試験パターン発生器
１０１から与えられた試験を行つている期間を示
す信号１０９が論理１のとき、中央制御装置１０
４から予め転送されている周期、位相で試験パタ
ーン発生器に対するクロツク信号１０３、波形整
形回路１０６に対するクロツク信号１１０、論理
比較回路１０８における比較タイミングを決める
ストローブ信号１１１を発生する。
波形整形回路１０６は試験パターン発生器１０
１より印加された試験パターン１０５を中央制御
装置１０４により予め定められた波形、タイミン
グ、振幅で被試験メモリ１１２に供給する。論理
比較回路１０８は、試験パターンが与えられた結
果により被試験メモリ１１２から出力されたデー
タ１１４と試験パターン発生器からの期待値パタ
ーン１０７との論理比較を行い、その比較結果１
１５を試験パターン発生器１０１に供給する。そ
の比較結果が不一致である事を示す場合には例え
ば試験パターン発生器１０１の動作を停止し、そ
の被試験メモリ１１２は例えば不良として除去さ
れる。
このようにして被試験メモリ１１２の論理試験
を行うが、上記のように半導体メモリの試験にお
いては、被試験メモリに流れる電源電流を測定す
る必要がある。この為、電源回路１１６から電流
測定回路１１７を経由して所定の電圧値の電源を
被試験メモリ１１２に供給する。電流測定回路１
１８は電源回路１１６から被試験メモリ１１２に
流入する電流値の測定を行いその測定結果をバス
ライン１１９を経由して中央制御装置１０４に転
送する。中央制御装置１０４はその測定結果が所
定の範囲内にあるか否かを判定し、その後次のサ
イクルに移行させる。
即ち、このように電源電流を測定する場合は、
被試験メモリ１１２の論理試験をするための一連
の試験パターンと期待値パターンを中央制御装置
１０４からの制御により一サイクルづつ進行させ
る。従つて被試験メモリ１１２について論理試験
が順次実行される。被試験メモリ１１２に印加す
るアドレスが電源電流測定についての注目するア
ドレスに到達した時、中央制御装置１０４は電流
測定回路１１８からの電流測定結果を判定し、所
定の範囲内であれば次のサイクルに移行するよう
に試験パターン発生器に指示を与える。測定値が
所定の範囲外である場合にはその被試験メモリは
不良と判定される。
（従来技術の問題点） このように従来の半導体メモリ試験装置におい
ては、被試験メモリの電源電流を測定する場合に
は、試験パターン発生器から発生する試験パター
ンの一サイクル毎に中央制御装置により電源電流
の測定値の判定を行い、その判定の後、中央制御
装置から指示を与えて試験パターンの次のサイク
ルに移行させて試験を進行させるようにしていた
為、試験パターンの各サイクルの周期が長くなり
その結果試験に要する時間が大きくなる欠点があ
る。
このように従来の半導体メモリ試験装置により
被試験メモリの論理試験及び電源電流試験を行う
場合には試験時間が大となる欠点があつた。この
試験時間の増大は大容量の半導体メモリを試験す
る場合に特に顕著となる。この為試験効率が悪
く、半導体メモリの価格に占める試験コストの割
合が高かつた。
（発明の目的） この発明はこのような欠点を除去し、被試験メ
モリの電源電流の測定を論理試験と併用して実施
する場合であつても短時間で行うことができる半
導体メモリ試験装置を提供しようとするものであ
る。
（発明の概要） この発明によれば、電源電流測定に関して注目
するアドレスのとき試験パターン発生器から測定
指令信号を電流測定判定回路に与えて電源電流に
ついての試験を行う。電流測定判定回路は電源回
路から被試験メモリに流入する電流値を測定する
と共に、その測定値を基準値と比較して所定の範
囲内にあるか否かを判定する。この判定は上記測
定指令信号が印加されている期間の試験パターン
について行い且つその試験パターンの各サイクル
内の任意の位相で行われる。
即ち、測定した電流値の判定を中央制御装置に
よらず電流測定判定回路内で実行する為、従来技
術における中央制御装置による電流測定値の判定
及びその判定後の次の試験パターンのサイクルに
移行させる為の制御の時間を省くことができる。
また電流測定判定回路により出力された判定結果
を順次に記憶装置に格納し、その格納されたデー
タを調べることによりどのアドレスのとき電流値
が基準値を越えるか等を知る事ができる。
このように、この発明によれば、半導体メモリ
の論理試験を実行しながら電源電流値の試験を行
う場合であつても高速に処理することができ、従
つて試験の為のコストを低下させることができ
る。またこの発明によれば電流値の判定結果を被
試験メモリのアドレスに対応して記憶装置に格納
するこのができる為、どのアドレスのとき基準値
をオーバーするか等の解析が容易に行なえる。
（発明の実施例） 第１図はこの発明の一実施例の構成を示す。第
１図において第２図と対応する部分は同一の符号
で示している。電源回路１１６からの電源は電流
測定判定回路２２０を経由して被試験メモリ１１
２に与えられている。電流測定判定回路２２０は
電源回路１１６からの電源から被試験メモリ１１
２に流入する電流値を基準値と測定比較し、その
判定結果を出力する。この電流値の測定及び比較
は試験パターン発生器１０１から測定指令信号が
印加されたサイクルのみ行われ、且つタイミング
発生器１０２より与えられた判定信号のタイミン
グにより、その試験パターン内の一のサイクル内
の任意の位相で判定しその判定結果を出力する。
電流測定判定回路２２０からの判定結果は試験
パターン発生器１０１に印加され、判定結果が不
良を示す場合は例えば以後の試験パターンの発生
を停止し試験を終了する。又その判定結果の如何
にかかわらず試験を継続してその判定結果を記憶
装置２２１に順次格納するようにしてもよい。即
ち記憶装置２２１には、試験パターン発生器１０
１からアドレスデータが印加された被試験メモリ
１１２のアドレスに対応するアドレスに判定結果
が格納される。従つて、記憶装置２２１に記憶さ
れた判定結果を試験終了後バスライン１１９を介
して中央制御装置１０４に逐次読み出して、被試
験メモリのどのアドレスのとき電源電流が基準値
以上に流入するか、等の消費電流不良解析を行な
うことができる。
電流測定判定回路２２０の具体的構成の一例を
第３図に示す。電源回路１１６からの電源電圧１
１７は抵抗２３６を経由して被試験メモリ１１２
に印加される。この為被試験メモリ１１２に流入
する電流ｉに比例する電圧が抵抗２３６の両端に
得られ、その電圧値が増幅器２３０により増幅さ
れる。増幅器２３０からの出力信号は比較器２３
１，２３２にそれぞれ印加され、流入電流の上限
及び下限を示す基準電圧とそれぞれ比較される。
比較器２３１，２３２からの比較結果はOR回路
２３３により論理和がとられ、その結果２３８は
AND回路２３４に印加される。
AND回路２３４の他の入力端子には試験パタ
ーン発生器１０１から測定指令信号２２７が与え
られ、その測定指令信号２２７が高レベルの時の
試験パターンのサイクルのみ測定比較結果をフリ
ツプフロツプ２３５に供給する。フリツプフロツ
プ２３５のクロツク端子には、タイミング発生器
１０２から判定タイミング信号２２７が与えられ
ている。判定タイミング信号２２７は試験パター
ンの一のサイクル内の任意の位相で発生すること
ができ、その判定タイミング信号のタイミングで
フリツプフロツプ２３５に測定比較結果を取込
み、その判定結果２２６を出力する。この判定結
果２２６は上記のように試験パターン発生器１０
１に供給されると共に記憶装置２２１に印加され
る。
この実施例の動作を第４図のタイムチヤートを
用いて説明する。この例では被試験メモリ１１２
のアドレスｎ、ｎ＋１、ｎ＋２、ｎ＋３において
被試験メモリ１１２に流入する電流がＬアンペア
以下であるかを確認する場合について実施例の動
作を説明する。
試験実行前に中央制御装置１０４より内部バス
１１９を介して下記のデータを転送する。即ち、
タイミング発生器１０２には試験パターン発生器
１０１、波形整形回路１０６、論理比較回路１０
８の動作クロツクの周期Taのデータ、電流測定
判定回路２２０において判定を行うタイミングを
示す判定タイミング信号２２４の遅延時間Tbの
各データが転送される。試験パターン発生器１０
１には被試験メモリ１１２に対してアドレスデー
タが、ｎ、ｎ＋１、ｎ＋２、ｎ＋３の順で印加さ
れ、且つアドレスが、ｎ、ｎ＋１、ｎ＋２、ｎ＋
３のサイクルのときのみ電流測定判定回路２２０
において電源電流の測定及び判定を行うように指
示する為の測定指令信号２２７に論理１を発生さ
せる為のプログラムが転送される。更に電源回路
１１６には被試験メモリ１１２に印加する電源の
電圧を示すデータが転送され、電流測定判定回路
２２０には基準電流Ｌアンペアを示すデータが比
較回路２３１の上限基準電圧として転送される。
次に、中央制御装置１０４より試験パターン発
生器１０１に対して試験開始命令を内部バス１１
９を介して転送すると、試験パターン発生器１０
１はタイミング発生器１０２から与えられた動作
クロツク信号１０３の周期Taで被試験メモリ１
１２に印加する試験パターンを発生するととも
に、その試験パターン中のアドレスデータ２２２
が、ｎ、ｎ＋１、ｎ＋２、ｎ＋３の間においては
電流測定判定回路２２０において電流の測定判定
を実行させる為に測定指令信号２２７をその間高
レベルにする。
試験パターン発生器１０１より出力されたアド
レスデータ２２２、書込みデータ及び制御データ
２２３は波形整形回路１０６により所望の波形に
整形されて被試験メモリ１１２に供給される。試
験パターン発生器１０１より出力された期待値パ
ターンは論理比較回路１８に印加され、被試験メ
モリ１１２からの出力データ１１４と比較され
る。論理比較回路１０８からの比較結果は試験パ
ターン発生器１０２に供給され、不一致を示すと
きは例えば試験パターンの発生を停止する。これ
により被試験メモリ１１２の各アドレスについて
論理試験が実行される。
被試験メモリ１１２の電源端子には電源回路１
１６から予め定められた電圧が電流測定判定回路
２２０を経由して印加される。記憶装置２２１に
は試験パターン発生器１０１より発生された試験
パターン中のアドレスデータ２２２が供給される
とともに、電流測定判定回路２２０から判定結果
が印加される。記憶装置２２１に格納されたデー
タはバスライン１１９を介して中央制御装置１０
４により読み出される。
電流測定判定回路２２０は被試験メモリ１１２
に流入する電源電流ｉを抵抗２３６により電圧に
変換して取込み、増幅器２３０により所望の値に
増幅する。増幅器２３０の出力信号２３７は第４
図に示すようにアドレスの切り換え時点でピーク
値となりその後漸次下降して安定する。即ち
CMOSメモリ等の場合には一般に切り換え時点
では大電流が流れるが、定常状態では小電流であ
る。定常状態の期間は切り換え期間に比べて長い
ので、この定常状態における電流値の如何が全体
の消費電流に影響している。従つて第４図に示す
例では、動作クロツク信号１０３より時間Tbだ
け遅延した時点で判定を行うように判定タイミン
グ信号２２４が印加されている。
電源電流ｉを示す増幅器２３０の出力信号２３
７は、それぞれ比較回路２３１，２３２により基
準値と比較される。この例では上限基準値として
Ｌアンペアに対応する基準電圧２２８が比較回路
２３１に供給されている。アドレスデータがｎに
なると、測定指令信号２２７が論理１となり、電
流測定判定回路２２０中のAND回路２３４を開
放する。これにより電流値の測定及び比較結果が
フリツプフロツプ２３５に印加されるようにな
り、判定タイミング信号２２４のタイミングで取
り込まれる。
この例では注目するアドレスをｎ、ｎ＋１、ｎ
＋２、ｎ＋３としているので、アドレスデータが
ｎ−１のとき迄は測定指令信号２２７は低レベル
であるが、アドレスデータがｎになると測定指令
信号２２７は高レベルとなり電流の測定を開始す
る。第４図において注目するアドレスｎ＋３のと
き増幅器２３０の出力信号２３７は、判定タイミ
ング信号２２４の時点でも基準電圧２２８より大
である。従つて判定タイミング信号２２４により
その時点における比較結果がフリツプフロツプ２
３５に取り込まれ、フリツプフロツプ２３５の出
力信号２２６は高レベルとなり判定結果が不良で
あつたことを示す。
この判定結果が不良のとき試験パターン発生器
１０１は例えば試験を一時中断してその被試験メ
モリが不良である事を判定して次の試験に移る。
また判定結果が不良を示してもそのまま試験を続
行して、判定結果を記憶装置２２１に順次格納す
るようにしてもよい。さらに被試験メモリ１１２
のどのアドレスにおいて基準値以上の電流が流る
か否かの調査の場合には、試験パターン発生器１
０１により、被試験メモリ１１２の全てのアドレ
スを発生するプログラムを実行すると共に電流測
定判定回路２２０において全てのアドレスについ
て電流値の判定を行う。電流測定判定回路２２０
からの判定結果２２６を記憶装置２２１に順次格
納し、その後格納されたデータを中央制御装置１
０４の制御により読み出してどのアドレスのとき
基準値以上の電流が流れたかを調査することがで
きる。
（発明の効果） 以上のように、この発明によれば、被試験メモ
リに印加するアドレスを切り換え、注目するアド
レスを印加したときの電源電流の測定、判定を行
う場合、電源電流の測定、判定を実行する電流測
定判定回路を有し、被試験メモリに印加するアド
レスデータ等の試験パターンを発生する試験パタ
ーン発生器から判定を行うか否かの指示をすると
共に、タイミング発生器によりその判定を実行す
るタイミングを指定するようにしている。従つ
て、電源電流の測定判定を中央制御装置を介しな
いで実行できる為、試験を高速化できる。
さらにこの発明によれば、上記のようにして得
られた被試験メモリの所定アドレスにおける電源
電流値の判定結果を、記憶装置の対応するアドレ
スに格納するようにしている為、試験結果の解析
を容易に行うことができる。
尚、上記第４図における説明では、電源電流の
測定に関し注目するアドレスの場合でも他のアド
レスの場合でも、試験パターン発生器から発生す
る試験パターンの周期は一定値Taであつたが、
これに限るものではない。例えば上記の例で、注
目するアドレス、ｎ、ｎ＋１、ｎ＋２、ｎ＋３、
の期間のときは電流測定判定回路２２０の測定速
度を考慮して試験パターンの発生周期を例えば上
記Taとし、その他のアドレスに対して論理試験
をする場合には、電流測定判定回路の測定速度及
び上記判定タイミング信号による判定の為の位相
設定等を無視し、高速度で論理試験のみを実行す
るようにしてもよい。このようにする事により試
験に要する時間をさらに短縮することが可能とな
る。
【図面の簡単な説明】
第１図はこの発明による半導体メモリ試験装置
の一実施例の構成を示すブロツク図、第２図は従
来の半導体メモリ試験装置により被試験メモリの
電源電流の測定をする場合の構成を示すブロツク
図、第３図は第１図に示したこの発明による一実
施例の構成中に用いられる電流測定判定回路の具
体的な回路構成の一例を示す回路図、第４図は第
１図に示したこの発明による半導体メモリ試験装
置の一実施例の動作を説明する為のタイムチヤー
トである。 １０４：中央制御装置、１０１：試験パターン
発生器、１０２：タイミング発生器、１０６：波
形整形回路、１１２…被試験メモリ、１０８：論
理比較回路、１１６：電源回路、２２０：電流測
定判定回路、２２１：記憶装置。

Claims (1)

  1. 【特許請求の範囲】 １ タイミング発生器により定められる周期で試
    験パターン発生器より試験パターンと期待値パタ
    ーンを発生し、その試験パターンを被試験メモリ
    に印加して、被試験メモリから出力されるデータ
    と期待値パターンとを比較することにより、被試
    験メモリの良否を判定するようにした半導体メモ
    リ試験装置において、 Ａ 被試験メモリの動作に必要な電源を供給する
    ための電源回路と、 Ｂ その電源回路から被試験メモリに電源が供給
    されているとき、その電源回路から被試験メモ
    リに流れる電流を測定し、その測定した電流値
    が所定の範囲内にあるか否かを上記試験パター
    ン発生器より測定指令信号が与えられた期間に
    ついて基準値と比較判定するように動作すると
    ともに、上記測定指令信号の期間内で且つ上記
    タイミング発生器より与えられた判定タイミン
    グ信号により定められる上記試験パターンの繰
    り返しサイクル内の任意の位相のとき上記電流
    値の判定をしその結果を出力する電流測定判定
    回路と、 Ｃ その電流測定判定回路からの判定結果を、上
    記試験パターン発生器からのアドレスデータに
    より、上記被試験メモリと対応するアドレスに
    格納する為の記憶装置と、 を有することを特徴とする半導体メモリ試験装
    置。
JP59103882A 1984-05-23 1984-05-23 半導体メモリ試験装置 Granted JPS60247942A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP59103882A JPS60247942A (ja) 1984-05-23 1984-05-23 半導体メモリ試験装置
EP85106019A EP0162418A3 (en) 1984-05-23 1985-05-15 Semiconductor memory test equipment
US06/734,109 US4631724A (en) 1984-05-23 1985-05-15 Semiconductor memory test equipment

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