JPH0574805A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0574805A JPH0574805A JP3234513A JP23451391A JPH0574805A JP H0574805 A JPH0574805 A JP H0574805A JP 3234513 A JP3234513 A JP 3234513A JP 23451391 A JP23451391 A JP 23451391A JP H0574805 A JPH0574805 A JP H0574805A
- Authority
- JP
- Japan
- Prior art keywords
- implantation
- amorphous layer
- amorphous
- forming
- ions
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＭＯＳのゲート下あるいは非晶質形成を伴う
注入時の非晶質層の形成における形状をボイド発生の起
こりにくい形とする方法の提供。 【構成】 ＬＤＤ注入の状態において比較的浅いところ
に非晶質形成のイオン注入を行う。そして場合によって
はこの形状の時にＬＤＤ注入か接合形成のための注入を
行う。そしてサイドウォールＳｉＯ２を側壁に残してそ
の後ソース・ドレイン高濃度注入あるいは非晶質を伴う
高濃度イオン注入を行う。この時に非晶質層ができない
イオンの種類のときには非晶質層形成のための別のイオ
ンの注入を行うこともある。このサイドウォール形成前
に注入するときには非晶質層の形成のための注入では二
回目に形成される非晶質層の深さに比べて十分浅いこと
が必須である。
注入時の非晶質層の形成における形状をボイド発生の起
こりにくい形とする方法の提供。 【構成】 ＬＤＤ注入の状態において比較的浅いところ
に非晶質形成のイオン注入を行う。そして場合によって
はこの形状の時にＬＤＤ注入か接合形成のための注入を
行う。そしてサイドウォールＳｉＯ２を側壁に残してそ
の後ソース・ドレイン高濃度注入あるいは非晶質を伴う
高濃度イオン注入を行う。この時に非晶質層ができない
イオンの種類のときには非晶質層形成のための別のイオ
ンの注入を行うこともある。このサイドウォール形成前
に注入するときには非晶質層の形成のための注入では二
回目に形成される非晶質層の深さに比べて十分浅いこと
が必須である。
Description
【０００１】
【産業上の利用分野】本発明は超高密度の半導体装置に
おいて欠陥の発生を抑えるイオン注入方法に関するもの
である。
おいて欠陥の発生を抑えるイオン注入方法に関するもの
である。
【０００２】
【従来の技術】従来の半導体装置としては、素子の密度
が高くなったためにストレスが増大して極めて欠陥の成
長が起こり易い状態になっている。図４に示すＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型ＭＯＳ
トランジスタを一例として従来の半導体装置の欠陥発生
について説明する。同図において、１は半導体基板を示
す。２はＭＯＳトランジスタのゲート酸化膜を示す。３
はトランジスタのゲート電極を示す。７はＬＤＤ構造を
形成するためのサイドウォール酸化膜を示す。８はソー
ス・ドレイン領域を形成するための砒素イオンビームを
示す。このイオンビームによってシリコン基板１内に注
入ダメージによる非晶質層５が形成される。その非晶質
領域５が熱処理によって結晶成長するとき、同図中に示
すように基板の下側から上向きに成長するものと、横方
向に成長する２種類の直角方向からの結晶成長が起こ
る。そのために形状が垂直により逆テーパ状の非晶質の
形状１２をしているときには最後に双方から衝突して当
たる部分にコーナー欠陥１３なる結晶の不連続が存在し
て欠陥発生の核が形成される。この欠陥領域に何等かの
ストレスがかかったときにこのボイド１３から欠陥の成
長が発生する。この部部にボイドができることについて
は田村らによってニュクリア インスツルメントアンド
メソッド（Ｎｕｃｌｅａｒ Ｉｎｓｔｒｕｍｅｎｔｓ
ａｎｄ Ｍｅｔｈｏｄ）Ｂ３７／３８（１９８９）
ｐ．３２９において報告されている。
が高くなったためにストレスが増大して極めて欠陥の成
長が起こり易い状態になっている。図４に示すＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型ＭＯＳ
トランジスタを一例として従来の半導体装置の欠陥発生
について説明する。同図において、１は半導体基板を示
す。２はＭＯＳトランジスタのゲート酸化膜を示す。３
はトランジスタのゲート電極を示す。７はＬＤＤ構造を
形成するためのサイドウォール酸化膜を示す。８はソー
ス・ドレイン領域を形成するための砒素イオンビームを
示す。このイオンビームによってシリコン基板１内に注
入ダメージによる非晶質層５が形成される。その非晶質
領域５が熱処理によって結晶成長するとき、同図中に示
すように基板の下側から上向きに成長するものと、横方
向に成長する２種類の直角方向からの結晶成長が起こ
る。そのために形状が垂直により逆テーパ状の非晶質の
形状１２をしているときには最後に双方から衝突して当
たる部分にコーナー欠陥１３なる結晶の不連続が存在し
て欠陥発生の核が形成される。この欠陥領域に何等かの
ストレスがかかったときにこのボイド１３から欠陥の成
長が発生する。この部部にボイドができることについて
は田村らによってニュクリア インスツルメントアンド
メソッド（Ｎｕｃｌｅａｒ Ｉｎｓｔｒｕｍｅｎｔｓ
ａｎｄ Ｍｅｔｈｏｄ）Ｂ３７／３８（１９８９）
ｐ．３２９において報告されている。
【０００３】この解決方法の一例として本願発明者はゲ
ートに対して大きな角度をつけることによって非晶質の
形状を変化させ、このボイドの発生を抑える方法を提案
している（特願平２−１４０９５１号）。図５を用いて
この方法を示す。サイドウォール酸化膜７を形成後通常
７。の注入角度にて注入するソース・ドレインの注入１
４を２０。以上で注入してやると非晶質層５のできかた
はかなりシリコン表面に向かってゆるやかな角度１５で
形成される。このために熱処理で回復するときに面方位
の影響が小さくなりボイドの形成がなくなってしまう
か、あるいは小さくなってしまう。しかしながら、この
方法では大きな注入角度まで対応できる装置が必要であ
り、どのような装置でも対応できるわけではない。特に
大電流のイオン注入装置でこの大傾斜角注入は困難な面
があった。
ートに対して大きな角度をつけることによって非晶質の
形状を変化させ、このボイドの発生を抑える方法を提案
している（特願平２−１４０９５１号）。図５を用いて
この方法を示す。サイドウォール酸化膜７を形成後通常
７。の注入角度にて注入するソース・ドレインの注入１
４を２０。以上で注入してやると非晶質層５のできかた
はかなりシリコン表面に向かってゆるやかな角度１５で
形成される。このために熱処理で回復するときに面方位
の影響が小さくなりボイドの形成がなくなってしまう
か、あるいは小さくなってしまう。しかしながら、この
方法では大きな注入角度まで対応できる装置が必要であ
り、どのような装置でも対応できるわけではない。特に
大電流のイオン注入装置でこの大傾斜角注入は困難な面
があった。
【０００４】
【発明が解決しようとする課題】以上のように図４の従
来例のような構成では、コーナー欠陥１３が形成される
ためにどうしても大結晶欠陥の発生の核になり精密な素
子のｐｎ接合部にまで大きく伸びて欠陥に敏感なｐｎ領
域を横切ってしまうために漏れ電流が増大する。そのた
めに十分な特性が期待できないので良品歩留まりが著し
く低下してしまう。この問題はソース・ドレイン形成の
注入に限らずマスクを用いて高濃度注入を行い、非晶質
層が局所的に形成される場合には必ず問題となる。この
ようなことから超高密度化が進んできた現代ではプロセ
ス上発生する機械的ストレスが大きくなるためリーク電
流の発生頻度が高くなり良品を作ることができなくなっ
てしまう。
来例のような構成では、コーナー欠陥１３が形成される
ためにどうしても大結晶欠陥の発生の核になり精密な素
子のｐｎ接合部にまで大きく伸びて欠陥に敏感なｐｎ領
域を横切ってしまうために漏れ電流が増大する。そのた
めに十分な特性が期待できないので良品歩留まりが著し
く低下してしまう。この問題はソース・ドレイン形成の
注入に限らずマスクを用いて高濃度注入を行い、非晶質
層が局所的に形成される場合には必ず問題となる。この
ようなことから超高密度化が進んできた現代ではプロセ
ス上発生する機械的ストレスが大きくなるためリーク電
流の発生頻度が高くなり良品を作ることができなくなっ
てしまう。
【０００５】本発明は上記問題点に鑑み、イオン注入に
より形成される非晶質層を特殊なイオン注入を行うこと
なく、簡便な方法でコーナー欠陥を抑えるプロセス方法
を提供することを目的とする。
より形成される非晶質層を特殊なイオン注入を行うこと
なく、簡便な方法でコーナー欠陥を抑えるプロセス方法
を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の製造方法では、浅い部分と深い部分の非晶
質形成を横方向にわづかにづらして二段階で形成される
非晶質層として段を設けることにより結晶の回復の状態
に変化をもたせることにより固層成長の状態を変えてコ
ーナー欠陥の発生を抑えるという構成を備えたものであ
る。
めに本発明の製造方法では、浅い部分と深い部分の非晶
質形成を横方向にわづかにづらして二段階で形成される
非晶質層として段を設けることにより結晶の回復の状態
に変化をもたせることにより固層成長の状態を変えてコ
ーナー欠陥の発生を抑えるという構成を備えたものであ
る。
【０００７】
【作用】本発明は上記した構成によって非晶質状態の形
状を変えることにより、再結晶化におけるボイドの形成
が変化して回復過程が変化しコーナー欠陥の形成がなく
なる、あるいは無くなるに至らなくても小さくなる。そ
のためにストレスにより発生する欠陥への成長の頻度が
無くなることとなる。
状を変えることにより、再結晶化におけるボイドの形成
が変化して回復過程が変化しコーナー欠陥の形成がなく
なる、あるいは無くなるに至らなくても小さくなる。そ
のためにストレスにより発生する欠陥への成長の頻度が
無くなることとなる。
【０００８】
【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
【０００９】図１は本発明の実施例における工程断面図
を示すものである。図１において、１はｐ型の半導体基
板、２は１０ｎｍ厚さのゲート酸化膜、３は２５０ｎｍ
厚さのポリシリコンゲート電極を示す。４はフッ化ゲル
マイオンビームであり５０ｋｅＶの加速エネルギーでド
ーズ量１×１０14cm−２注入する。燐イオンも５０ｋｅ
Ｖの加速エネルギーにてドーズ量１×１０13cm−２注入
を行い、ｎ型層６の形成を行った。図１ｂにおいて７は
サイドウォール酸化膜を形成して高濃度の砒素８注入を
行う。このときに非晶質層を形成できないｐ型のボロン
イオン等を注入するときにはフッ化ゲルマイオン等を合
わせて注入することで非晶質層の形成をする。ここで工
程ａでできた非晶質層５の厚さは工程ｂでできる非晶質
層９の深さよりも浅い深さに設定することが重要なポイ
ントである。また工程ａではｎ型では通常燐イオンの注
入を行うことが普通である。この燐の注入は当然サイド
ウォール形成後に大きな角度をもって作成しても良い。
を示すものである。図１において、１はｐ型の半導体基
板、２は１０ｎｍ厚さのゲート酸化膜、３は２５０ｎｍ
厚さのポリシリコンゲート電極を示す。４はフッ化ゲル
マイオンビームであり５０ｋｅＶの加速エネルギーでド
ーズ量１×１０14cm−２注入する。燐イオンも５０ｋｅ
Ｖの加速エネルギーにてドーズ量１×１０13cm−２注入
を行い、ｎ型層６の形成を行った。図１ｂにおいて７は
サイドウォール酸化膜を形成して高濃度の砒素８注入を
行う。このときに非晶質層を形成できないｐ型のボロン
イオン等を注入するときにはフッ化ゲルマイオン等を合
わせて注入することで非晶質層の形成をする。ここで工
程ａでできた非晶質層５の厚さは工程ｂでできる非晶質
層９の深さよりも浅い深さに設定することが重要なポイ
ントである。また工程ａではｎ型では通常燐イオンの注
入を行うことが普通である。この燐の注入は当然サイド
ウォール形成後に大きな角度をもって作成しても良い。
【００１０】以上のように本実施例によれば、一旦浅い
ところに非晶質層ができ、その横に深い非晶質層の形成
がなされ、従来のように深い非晶質層だけが形成される
場合とは違ってくる。このことにより、非晶質層の形状
をコーナー欠陥の発生しにくい形状とすることができ
る。
ところに非晶質層ができ、その横に深い非晶質層の形成
がなされ、従来のように深い非晶質層だけが形成される
場合とは違ってくる。このことにより、非晶質層の形状
をコーナー欠陥の発生しにくい形状とすることができ
る。
【００１１】その効果について従来例との結晶成長後の
模式図における比較を図２に示す。本発明の非晶質層の
形状と回復後のコーナーを示す。本発明によるとコーナ
ー欠陥をほぼ消滅させることができる。また電気特性に
ついてもリーク電流における異常な増大の確率が低下し
てしまいほとんど発生しなくなる。また、実施例では非
晶質層の形成イオンをフッ化ゲルマとしたが、その他の
イオンとしてシリコンやフッ化シリコンあるいはゲルマ
やシリコン中で不活性なアルゴン，キセノンとしてもよ
い。さらにここで用いた実施例ではＭＯＳトランジスタ
としたが非晶質形成を伴う高濃度注入ではいかなる場合
でも用いることができる。図３に最初の注入の有無によ
る１ＭＯＲＡＭ相当の規模をもつテストトランジスタ群
の形成を行ったときの歩留まりの変化を最初のフッ化ゲ
ルマイオンのドーズ量の依存性として示した。ソースド
レインに５Ｖを印可して１００ｎＡ以下のものを良品と
して表した。
模式図における比較を図２に示す。本発明の非晶質層の
形状と回復後のコーナーを示す。本発明によるとコーナ
ー欠陥をほぼ消滅させることができる。また電気特性に
ついてもリーク電流における異常な増大の確率が低下し
てしまいほとんど発生しなくなる。また、実施例では非
晶質層の形成イオンをフッ化ゲルマとしたが、その他の
イオンとしてシリコンやフッ化シリコンあるいはゲルマ
やシリコン中で不活性なアルゴン，キセノンとしてもよ
い。さらにここで用いた実施例ではＭＯＳトランジスタ
としたが非晶質形成を伴う高濃度注入ではいかなる場合
でも用いることができる。図３に最初の注入の有無によ
る１ＭＯＲＡＭ相当の規模をもつテストトランジスタ群
の形成を行ったときの歩留まりの変化を最初のフッ化ゲ
ルマイオンのドーズ量の依存性として示した。ソースド
レインに５Ｖを印可して１００ｎＡ以下のものを良品と
して表した。
【００１２】
【発明の効果】以上のように本発明は、ＬＤＤ注入時に
同時に非晶質層形成を行うことにより、大欠陥の発生の
核となるコーナー欠陥の形成を抑制することができる。
同時に非晶質層形成を行うことにより、大欠陥の発生の
核となるコーナー欠陥の形成を抑制することができる。
【図１】本発明の第１の実施例における工程断面図
【図２】同実施例における動作説明のための模式図
【図３】テストデバイスにおける歩留まりを示す図
【図４】従来の対策を打たない時の結晶成長を示す断面
図
図
【図５】大入射角度注入での改善を示す断面図
１ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ フッ化ゲルマイオンビーム ５ 第１の非晶質層 ９ 第２の非晶質層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ
Claims (5)
- 【請求項１】 段差を有する半導体基板表面に第１の非
晶質層を形成するためのイオンを注入する工程と、堆積
薄膜を堆積して異方性エッチングによって段差部にのみ
前記堆積膜を残す工程、そして第１の非晶質層よりも深
い位置にまで第２の非晶質層を形成できる条件にてイオ
ンを注入する工程を少なくとも備えたことを特徴とする
半導体装置の製造方法。 - 【請求項２】 第１及び第２の非晶質層形成のためのイ
オンとして電気的に不活性なイオンであることを特徴と
する半導体装置の製造方法。 - 【請求項３】 第１の非晶質層の形成の為のイオンをゲ
ルマニウムあるいはシリコンあるいはこの元素を含む分
子イオンであることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項４】 第２の非晶質層の形成のためのイオン注
入のイオンを砒素あるいは燐を含むイオンであることを
特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１に置ける段差の構造がＭＯＳト
ランジスタのゲート電極であることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234513A JPH0574805A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234513A JPH0574805A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574805A true JPH0574805A (ja) | 1993-03-26 |
Family
ID=16972205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234513A Pending JPH0574805A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574805A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004537856A (ja) * | 2001-08-01 | 2004-12-16 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キセノン（Ｘｅ）による事前非晶質化のためのインプランテーション |
-
1991
- 1991-09-13 JP JP3234513A patent/JPH0574805A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004537856A (ja) * | 2001-08-01 | 2004-12-16 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キセノン（Ｘｅ）による事前非晶質化のためのインプランテーション |
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