JP3142614B2 - Ｎチャネルｍｏｓｆｅｔの製造方法 - Google Patents
Ｎチャネルｍｏｓｆｅｔの製造方法Info
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＮチャネルＭＯＳＦＥ
Ｔ製造方法に関するものである。
Ｔ製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。
例えば、以下に示すようなものがあった。
【０００３】現在一般的に使用されているＮチャネルＭ
ＯＳＦＥＴの製造方法を図４を用いて説明する。
ＯＳＦＥＴの製造方法を図４を用いて説明する。
【０００４】まず、図４（ａ）に示すように、Ｐ型シリ
コン基板１上に厚い酸化膜２により、フィールド領域、
アクティブ領域を形成した後、アクティブ領域にゲート
酸化膜３を成長させる。
コン基板１上に厚い酸化膜２により、フィールド領域、
アクティブ領域を形成した後、アクティブ領域にゲート
酸化膜３を成長させる。
【０００５】次に、図４（ｂ）に示すように、Ｖｔ（閾
値電圧）を調整することを目的として、ゲート下のシリ
コン基板内の不純物濃度を高めるため、ゲート酸化膜３
を通して、Ｖｔコントロールイオン注入を行い、11Ｂ+
イオンをシリコン基板に打ち込む。
値電圧）を調整することを目的として、ゲート下のシリ
コン基板内の不純物濃度を高めるため、ゲート酸化膜３
を通して、Ｖｔコントロールイオン注入を行い、11Ｂ+
イオンをシリコン基板に打ち込む。
【０００６】その後、図４（ｃ）に示すように、ポリシ
リコン膜４を生成し、フォトリソエッチングによりゲー
トを形成する。更に、ソース・ドレイン５，６をイオン
注入と、適当な熱処理により形成する。
リコン膜４を生成し、フォトリソエッチングによりゲー
トを形成する。更に、ソース・ドレイン５，６をイオン
注入と、適当な熱処理により形成する。
【０００７】次に、図４（ｄ）に示すように、絶縁膜７
を生成し、コンタクトホールを開口し、アルミ等により
配線層８を形成する。
を生成し、コンタクトホールを開口し、アルミ等により
配線層８を形成する。
【０００８】なお、このような分野の公知技術として、
例えば、特開昭６１−２９２３１８号公報や特開昭６０
−１９５９２８号公報を挙げることができる。
例えば、特開昭６１−２９２３１８号公報や特開昭６０
−１９５９２８号公報を挙げることができる。
【０００９】
【発明が解決しようとする課題】以上のような製造方法
をとることにより、形成されるＮチャネルＭＯＳＦＥＴ
の不純物プロファイルの一例を図５に示す。
をとることにより、形成されるＮチャネルＭＯＳＦＥＴ
の不純物プロファイルの一例を図５に示す。
【００１０】Ｖｔコントロールイオン注入された11Ｂ+
イオンのプロファイルは、イオン注入時の加速エネルギ
ーに従った深さにピークを持ち、イオン注入では、ピー
クを中心に注入不純物が分布を持つため、不可逃的にシ
リコン基板表面の不純物濃度を高めてしまう。そのため
駆動力が低下する。
イオンのプロファイルは、イオン注入時の加速エネルギ
ーに従った深さにピークを持ち、イオン注入では、ピー
クを中心に注入不純物が分布を持つため、不可逃的にシ
リコン基板表面の不純物濃度を高めてしまう。そのため
駆動力が低下する。
【００１１】駆動力の低下はＭＯＳＦＥＴの高速度動作
を妨げる。しかしながら、Ｖｔコントロールイオン注入
を省略することは、Ｖｔの調整が不可能になることに加
えて、ゲートの空乏層幅が大きくなるため、微細なＭＯ
ＳＦＥＴでは、短チャネル効果が発生する。したがっ
て、高集積化を目指す上で、Ｖｔコントロールイオン注
入の省略はできない。
を妨げる。しかしながら、Ｖｔコントロールイオン注入
を省略することは、Ｖｔの調整が不可能になることに加
えて、ゲートの空乏層幅が大きくなるため、微細なＭＯ
ＳＦＥＴでは、短チャネル効果が発生する。したがっ
て、高集積化を目指す上で、Ｖｔコントロールイオン注
入の省略はできない。
【００１２】以上の理由から、Ｖｔコントロールイオン
注入による基板表面の不純物濃度が高いことが、集積回
路の高速化の大きな妨げとなっている。
注入による基板表面の不純物濃度が高いことが、集積回
路の高速化の大きな妨げとなっている。
【００１３】本発明は、以上に述べたシリコン基板表面
の不純物濃度が高いために生じる駆動力低下の問題点を
除去するため、基板表面の不純物濃度を極力少なくし、
かつ、Ｖｔの調整と短チャネル効果の発生とを、従来技
術と同等なＮチャネルＭＯＳＦＥＴの形成で行うことが
でき、しかも高速化、高集積化が可能なＮチャネルＭＯ
ＳＦＥＴの製造方法を提供することを目的とする。
の不純物濃度が高いために生じる駆動力低下の問題点を
除去するため、基板表面の不純物濃度を極力少なくし、
かつ、Ｖｔの調整と短チャネル効果の発生とを、従来技
術と同等なＮチャネルＭＯＳＦＥＴの形成で行うことが
でき、しかも高速化、高集積化が可能なＮチャネルＭＯ
ＳＦＥＴの製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＮチャネルＭＯＳＦＥＴの製造方法にお
いて、表面にフィールド領域とアクティブ領域とが画定
されたＰ型のシリコン基板を用意する工程と、前記アク
ティブ領域に第１の酸化膜を形成する工程と、前記シリ
コン基板と前記第１の酸化膜の界面にＰ型の不純物濃度
プロファイルのピークがくるように設定した飛程距離に
てＰ型の不純物のイオン注入を行う工程と、前記第１の
酸化膜を除去する工程と、その後、前記アクティブ領域
の前記シリコン基板表面付近の不純物濃度が低くなるよ
うに、前記アクティブ領域にシリコンをエピタキシャル
成長にて形成する工程と、前記アクティブ領域に第２の
酸化膜であるゲート酸化膜、ゲート電極、ソース・ドレ
イン層をそれぞれ形成する工程とを有するようにしたも
のである。
成するために、ＮチャネルＭＯＳＦＥＴの製造方法にお
いて、表面にフィールド領域とアクティブ領域とが画定
されたＰ型のシリコン基板を用意する工程と、前記アク
ティブ領域に第１の酸化膜を形成する工程と、前記シリ
コン基板と前記第１の酸化膜の界面にＰ型の不純物濃度
プロファイルのピークがくるように設定した飛程距離に
てＰ型の不純物のイオン注入を行う工程と、前記第１の
酸化膜を除去する工程と、その後、前記アクティブ領域
の前記シリコン基板表面付近の不純物濃度が低くなるよ
うに、前記アクティブ領域にシリコンをエピタキシャル
成長にて形成する工程と、前記アクティブ領域に第２の
酸化膜であるゲート酸化膜、ゲート電極、ソース・ドレ
イン層をそれぞれ形成する工程とを有するようにしたも
のである。
【００１５】
【作用】本発明によれば、上記したように、Ｎチャネル
ＭＯＳＦＥＴの製造において、アクティブ領域を形成
後、酸化膜を生成し、Ｓｉ−ＳｉＯ2 界面にプロファイ
ルのピークがくるよう飛程距離を設定して、Ｖｔコント
ロールイオン注入を行なう。その後、酸化膜を除去し、
低温エピタキシャル成長により、シリコンをアクティブ
領域に形成する。この工程をとることにより、ゲート下
の浅い部分の不純物濃度は非常に低く、さらに深い部分
では不純物濃度が高いプロファイルの形成を可能にする
ことができる。
ＭＯＳＦＥＴの製造において、アクティブ領域を形成
後、酸化膜を生成し、Ｓｉ−ＳｉＯ2 界面にプロファイ
ルのピークがくるよう飛程距離を設定して、Ｖｔコント
ロールイオン注入を行なう。その後、酸化膜を除去し、
低温エピタキシャル成長により、シリコンをアクティブ
領域に形成する。この工程をとることにより、ゲート下
の浅い部分の不純物濃度は非常に低く、さらに深い部分
では不純物濃度が高いプロファイルの形成を可能にする
ことができる。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【００１７】図１は本発明の実施例を示すＮチャネルＭ
ＯＳＦＥＴの要部製造工程断面図、図２は本発明の実施
例を示す後半のＮチャネルＭＯＳＦＥＴの製造工程断面
図である。
ＯＳＦＥＴの要部製造工程断面図、図２は本発明の実施
例を示す後半のＮチャネルＭＯＳＦＥＴの製造工程断面
図である。
【００１８】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１１上に、約６０００Åの厚い酸化膜１２によ
り、従来技術と同様にフィールド領域、アクティブ領域
を形成する。
コン基板１１上に、約６０００Åの厚い酸化膜１２によ
り、従来技術と同様にフィールド領域、アクティブ領域
を形成する。
【００１９】次に、図１（ｂ）に示すように、アクティ
ブ領域に膜厚５００Å程度の酸化膜１３を生成する。
ブ領域に膜厚５００Å程度の酸化膜１３を生成する。
【００２０】次に、図１（ｃ）に示すように、Ｖｔコン
トロールイオン注入として、飛程距離をＳｉ−ＳｉＯ2
界面に合わせて、７０Ｋｅｖとし、ドーズ量４．０×１
０12／ｃｍ2 で49ＢＦ2 + のイオン注入を行なう。
トロールイオン注入として、飛程距離をＳｉ−ＳｉＯ2
界面に合わせて、７０Ｋｅｖとし、ドーズ量４．０×１
０12／ｃｍ2 で49ＢＦ2 + のイオン注入を行なう。
【００２１】次に、図１（ｄ）に示すように、図１
（ｂ）で生成したアクティブ領域の酸化膜１３をフッ酸
によって除去する。
（ｂ）で生成したアクティブ領域の酸化膜１３をフッ酸
によって除去する。
【００２２】次に、図１（ｅ）に示すように、ジ・シラ
ンＳｉ2 Ｈ6 雰囲気中，７００℃の条件下で、アクテイ
ブ領域にシリコンを５００〜１０００Å程度エピタキシ
ャル成長させ、エピタキシャル層１４を形成する。この
工程は７００℃という低温で実施するために、図１
（ｃ）でイオン注入されたＢ+ の拡散は少なく、不純物
プロファイルへの影響はほとんどない。また、エピタキ
シャル成長によりシリコンを形成するため、フィールド
の酸化膜上にはシリコンは生成されず、アクティブ領域
上にのみ選択的に生成される。
ンＳｉ2 Ｈ6 雰囲気中，７００℃の条件下で、アクテイ
ブ領域にシリコンを５００〜１０００Å程度エピタキシ
ャル成長させ、エピタキシャル層１４を形成する。この
工程は７００℃という低温で実施するために、図１
（ｃ）でイオン注入されたＢ+ の拡散は少なく、不純物
プロファイルへの影響はほとんどない。また、エピタキ
シャル成長によりシリコンを形成するため、フィールド
の酸化膜上にはシリコンは生成されず、アクティブ領域
上にのみ選択的に生成される。
【００２３】次に、図２（ａ）に示すように、８５０℃
程度の低温で、ウェットＯ2 雰囲気中でゲート酸化膜１
５を生成する。
程度の低温で、ウェットＯ2 雰囲気中でゲート酸化膜１
５を生成する。
【００２４】次に、図２（ｂ）に示すように、ポリシリ
コン膜１６を生成し、フォトリソエッチングによりゲー
トを生成する。更に、ソース・ドレイン１７，１８をイ
オン注入と、適当な低温（例えば、８５０℃以下）の熱
処理により形成する。
コン膜１６を生成し、フォトリソエッチングによりゲー
トを生成する。更に、ソース・ドレイン１７，１８をイ
オン注入と、適当な低温（例えば、８５０℃以下）の熱
処理により形成する。
【００２５】次に、図２（ｃ）に示すように、絶縁膜１
９を生成し、コンタクトホールを開口し、アルミ等によ
り配線層２０を形成する。
９を生成し、コンタクトホールを開口し、アルミ等によ
り配線層２０を形成する。
【００２６】このように、８５０℃以下の低温の熱処理
の工程により構成するので、Ｂ+ イオンがエピタキシャ
ル成長により生成されたシリコン中に拡散することはな
くなる。
の工程により構成するので、Ｂ+ イオンがエピタキシャ
ル成長により生成されたシリコン中に拡散することはな
くなる。
【００２７】以上の様な工程により形成される濃度プロ
ファイルを図３に示す。この図において、横軸は深さ、
縦軸は不純物濃度（ｉｏｎｓ／ｃｍ3 ）を示している。
ファイルを図３に示す。この図において、横軸は深さ、
縦軸は不純物濃度（ｉｏｎｓ／ｃｍ3 ）を示している。
【００２８】図５に示す従来技術におけるプロファイル
と比較すると、Ｖｔコントロールイオン注入によるＢ+
イオンが形成するプロファイルのピーク部分よりも浅い
部分は、不純物濃度は非常に低くなる。
と比較すると、Ｖｔコントロールイオン注入によるＢ+
イオンが形成するプロファイルのピーク部分よりも浅い
部分は、不純物濃度は非常に低くなる。
【００２９】これにより、Ｖｔコントロールイオン注入
による不純物濃度の増大から生じる駆動力の低下は少な
くなる。また、ピーク部分よりも深い部分は、従来技術
によるものとほとんど変わらない。そのため、短チャネ
ル効果の発生についても従来技術のものと大差はない。
による不純物濃度の増大から生じる駆動力の低下は少な
くなる。また、ピーク部分よりも深い部分は、従来技術
によるものとほとんど変わらない。そのため、短チャネ
ル効果の発生についても従来技術のものと大差はない。
【００３０】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３１】
【発明の効果】以上、詳細に説明したように、本発明の
製造工程によれば、図３に示したように、基板表面付近
の不純物濃度は非常に小さく、それよりも深い部分では
不純物濃度が高くなり、駆動力、短チャネル効果のどち
らについても好ましい、理想的なプロファイルを形成す
ることができる。
製造工程によれば、図３に示したように、基板表面付近
の不純物濃度は非常に小さく、それよりも深い部分では
不純物濃度が高くなり、駆動力、短チャネル効果のどち
らについても好ましい、理想的なプロファイルを形成す
ることができる。
【００３２】従って、高速化、高集積可能なＮチャネル
ＭＯＳＦＥＴの製造が可能となる。
ＭＯＳＦＥＴの製造が可能となる。
【図１】本発明の実施例を示すＮチャネルＭＯＳＦＥＴ
の要部製造工程断面図である。
の要部製造工程断面図である。
【図２】本発明の実施例を示す後半のＮチャネルＭＯＳ
ＦＥＴの製造工程断面図である。
ＦＥＴの製造工程断面図である。
【図３】本発明のＮチャネルＭＯＳＦＥＴの不純物プロ
ファイルを示す図である。
ファイルを示す図である。
【図４】従来のＮチャネルＭＯＳＦＥＴの製造工程断面
図である。
図である。
【図５】従来のＮチャネルＭＯＳＦＥＴの不純物プロフ
ァイルを示す図である。
ァイルを示す図である。
１１ Ｐ型シリコン基板 １２，１３ 酸化膜 １４ エピタキシャル層 １５ ゲート酸化膜 １６ ポリシリコン膜 １７，１８ ソース・ドレイン １９ 絶縁膜 ２０ 配線層
フロントページの続き (56)参考文献 特開 昭59−151464（ＪＰ，Ａ) 特開 平１−173757（ＪＰ，Ａ) 特開 平２−82576（ＪＰ，Ａ) 特開 昭63−177470（ＪＰ，Ａ) 特開 平３−46373（ＪＰ，Ａ) 特開 昭63−94684（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】表面にフィールド領域とアクティブ領域と
が画定されたＰ型のシリコン基板を用意する工程と、 前記アクティブ領域に第１の酸化膜を形成する工程と、 前記シリコン基板と前記第１の酸化膜の界面にＰ型の不
純物濃度プロファイルのピークがくるように設定した飛
程距離にてＰ型の不純物のイオン注入を行う工程と、 前記第１の酸化膜を除去する工程と、 その後、前記アクティブ領域の前記シリコン基板表面付
近の不純物濃度が低くなるように、前記アクティブ領域
にシリコンをエピタキシャル成長にて形成する工程と、 前記アクティブ領域に第２の酸化膜であるゲート酸化
膜、ゲート電極、ソース・ドレイン層をそれぞれ形成す
る工程と、 を有することを特徴とするＮチャネルＭＯＳＦＥＴの製
造方法。 - 【請求項２】 前記エピタキシャル成長によるシリコン
の形成は、ジ・シラン雰囲気中にて行うことを特徴とす
る請求項１記載のＮチャネルＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03266567A JP3142614B2 (ja) | 1991-10-16 | 1991-10-16 | Ｎチャネルｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03266567A JP3142614B2 (ja) | 1991-10-16 | 1991-10-16 | Ｎチャネルｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251695A JPH05251695A (ja) | 1993-09-28 |
| JP3142614B2 true JP3142614B2 (ja) | 2001-03-07 |
Family
ID=17432623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03266567A Expired - Fee Related JP3142614B2 (ja) | 1991-10-16 | 1991-10-16 | Ｎチャネルｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142614B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006043323A1 (ja) * | 2004-10-20 | 2006-04-27 | Fujitsu Limited | 半導体装置及びその製造方法 |
-
1991
- 1991-10-16 JP JP03266567A patent/JP3142614B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05251695A (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001212 |
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