JP2000515662A - 欠陥を有する集積回路のテスト時間と修復時間とを最適化するためのシステム - Google Patents

欠陥を有する集積回路のテスト時間と修復時間とを最適化するためのシステム

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Abstract

(57)【要約】 複数のメモリセルあるいはビットを持つＤＲＡＭ等の半導体メモリチップをテストするための方法および装置を開示する。各メモリチップに対して、一意の識別子がデータベース内に格納される。テストがこれらメモリチップに関して遂行され、あるメモリチップがあるテストに不合格となった場合、そのメモリチップは修復ビンに入れられ、テスト識別子がデータベース内にそのメモリチップの識別子と関連させて格納される。メモリチップを修復するためには、不合格となったテストがデータベースから読み出され、これらテストを再び不合格となったメモリチップに関して遂行することで、そのメモリチップ内のどのメモリセルが故障しているか決定される。次に不合格となったメモリセルが修復される。

Description

【発明の詳細な説明】 テストデータを用いてメモリ修復時間を最適化するためのシステム 技術分野 本発明は、一般的には、半導体メモリチップをテストする分野、より詳細には 、半導体メモリチップと関連するヒューズ識別子（fuse identifier）を用いて 修復時間を最適化することに関する。 背景技術 ＤＲＡＭ等の半導体デバイスの信頼性を保証するために、デバイスに関して複 数のテストが、パッケージング（packaging）の前後に遂行される。 ＤＲＡＭは、メモリセルあるいはビットをロウおよびカラムのアレイ（array ）状に含む。パッケージングの後には、ビットのアレイ内に欠陥が存在し時間の 経過とともに将来故障するするか否かを決定するために、複数のテストがデバイ スに関して遂行される。例えば、バーンインテスト（bum-in testing）が遂行さ れるが、この方法では、電圧および温度ストレスを用いて故障が加速される。故 障したメモリセルが検出された場合、その故障したメモリセルが位置するロウあ るいはカラムが、それぞれ、冗長した（redundant）ロウあるいはカラムによっ て置換される。この置換は、パッケージングの後に、メモリチップ内のアンチヒ ューズ（antifuses）を用いて遂行される。 このアンチヒューズは、窒化珪素等の薄い絶縁材にて区切られた２つの導電層 を含むコンデンサである。通常のバイアス状態下では、このアンチヒューズ内を ＤＣ電流が流れることはない。ただし、この二つの導電層の間に過剰なバイアス が加えられると、この薄い絶縁材がブレークダウン（降伏）し、このために２つ の導電層が短絡する。こうして、過剰なバイアスを所望のアンチヒューズに加え ることで、アンチヒューズに結合されている冗長メモリ素子がメモリアレイの外 部の回路に選択的に接続される。 あるメモリチップがこれら複数のテストの任意の一つにおいて不合格となった 場合、そのチップは、故障ビン（failure bin）内に入れられ、アンチヒューズ 修復の対象とされる。修復ステップの際に、不合格となったメモリチップのおの おのに関して冗長分析が遂行される。この冗長分析は、故障した特定のビットを 識別（検出）するために、テストを反復することから成る。いったん故障したビ ットの位置が検出されると、それが位置する全ロウあるいはカラムが、対応する 冗長ロウあるいはカラムと交換される。冗長分析のスループットは、初期分析は 典型的には１６ＭＤＲＡＭ等のチップ上の６４サイト幅をテストするのに対して 、冗長分析はメモリチップ上の３２サイト幅のみをテストするために、初期のテ スト分析の半分となる。 冗長分析を遂行するためには比較的多くの時間が要求されるために、サブセッ トのテスト、例えば、最も頻繁に故障する上位１０種のテストのみが実施される 。ただし、従来の技術では、これら上位１０種の頻繁に故障するテストには入ら ないテストに故障するチップ内の欠陥メモリセルは、検出されることも、冗長分 析の際に修復されることもない。 発明の要約 本発明の一つの目的によると、ここに実施例が示され、概要が説明されるよう に、複数のビットあるいはメモリセルを持つＤＲＡＭ等の集積回路あるいは半導 体メモリチップをテストするための方法が提供される。各メモリチップは、一意 の識別子（urique identifier）、好ましくは、メモリチップ上に位置する一意 の二進番号（unique binary number）に対応して選択的に切断される一連のヒュ ーズを有するヒューズ識別子を持つ。このヒューズ識別子内に含まれる情報は、 データベース内にも格納される。これらメモリチップに関して複数のテストが遂 行され、あるメモリチップがあるテストにおいて不合格となると、そのメモリチ ップが修復ビン内に置かれるとともに、不合格となったテストの識別子がデータ ベース内にそのメモリチップの識別子と関連させて格納される。メモリチップを 修復するためには、不合格となったテストのデータがデータベースから読み出さ れ、チップが不合格となった選択されたテストのみが、不合格となったメモリチ ップに関して再び遂行され、これによって、そのメモリチップ内のどのビットが 故障しているか決定（検出）される。この不合格となったビットは、次に、好ま しくは、冗長ロウあるいはカラムとの置換によって修復される。 図面の簡単な説明 ここに組み込まれ、この明細書の一部分を構成する添付の図面は、本発明の実 施例を解説し、以下の詳細な説明と一体となって本発明の長所および原理を説明 する役割を果たす。図面中において： 図１は、メモリチップをテストするためのシステムのブロック図であり； 図２ａは、本発明の一つの実施例による一例としてのテスト選択を遂行するた めのステップの流れ図を示し； 図２ｂは、本発明のもう一つの実施例による一例としてのテスト選択を遂行す るためのステップの流れ図を示し；そして 図３は、本発明による一例としてのＤＲＡＭのテストの流れを示す。 発明を実施するための最良の形態 以下に、本発明の好ましい実施例の構造と動作について付録の図面を参照しな がら詳細に説明する。 図１は、本発明によるメモリチップ／集積回路テストシステムのブロック図を 示す。テストデバイス１００は、グループの半導体メモリチップ１４０に関する テストを同時的に遂行する。好ましくは、一度に、６４個のチップがテストされ る。各メモリチップは、一意の識別子、好ましくは、メモリチップ上に位置する 一意の二進番号に対応する選択的に溶断される（blown）一連のヒューズを持つ ヒューズ識別子を持つ。プロセッサ１１０は、テストデバイス１００によって遂 行されるテストを監督するとともに、図２〜４の流れ図によって示されるような 様々な関数を遂行するための手続（procedures）を格納するメモリ１２０と通信 する。これら手続を遂行する際に、プロセッサ１１０は、ヒューズ識別子を特定 のメモリチップが不合格となったテストを識別するテスト識別子と対応させて格 納するデータベース１３０にアクセスする。 一つの好ましい実施例においては、データベース１３０は、データを以下のテ ーブル１に示すようなフォーマットにて含む。第一のフィールドはあるメモリチ ップが不合格となったテストの個数を示し、続く複数のフィールドはチップが不 合格となった特定のテストを示すテスト番号をリストし、最後のフィールドは一 意のヒューズ識別子を示す。 テーブル１ 不合格となったテスト ヒューズ識別子 メモリチップ１ ３ ２２ ３４ ７９ １２３４５：１２：１ メモリチップ２ １ ８８ １２３４５：１２：２ メモリチップ３ ４ ２２ ３３ ３４ ７９ １２３４５：１２：３ メモリチップ４ ３ ２２ ３４ ８０ １２３４５：１２：４ テーブル１に示す例を用いて本発明の利点を以下に詳細に説明する。発明の背 景のセクションにおいて説明したシステムを用いて、不合格となったメモリチッ プを修復のために別個にした後に、頻繁に不合格となるテスト（但し、必ずしも 実際に不合格となったテストである必要はない）が、メモリチップに関して再び 遂行され、不合格となった特定のビットが決定（検出）される。仮に、テスト（ 番号）２２、３４、３５、７９、８０が最も頻繁に不合格となるテストであるも のと想定すると、メモリチップ（番号）２は、このチップはリストされたテスト において故障するであろうビットを含まないために修復されない。 修復ステップにおいては、本発明によると、実際に不合格となったテストのみ を含む、より良好なセットのテストが選択される。このセットのテストを用いる ことで、遂行されるべきテストの回数が低減できるために時間が節約されること に加えてより正確な修復が可能になる。以下に本発明による半導体チップのテス トおよび修復方法を詳細に説明する。 最初に、ステップ２００において、好ましくは、６４個のグループのメモリチ ップが、第一のテストから開始してテストされる。ステップ２０５において、こ れらメモリチップの任意の一つが、そのテストにおいて不合格となった場合は、 ステップ２１０において、不合格となったテストを識別するテスト識別子が、デ ータベース内の不合格テストフィールド（Test Failed Field）内に、ヒューズ 識別子フィールド（Fuse Identifier field）内にリストされる対応する不合格 となったメモリチップに対するヒューズ識別子と関連させて格納される。どのメ モリチップも不合格とならなかった場合、あるいは、不合格となったテストの識 別子を格納した後、システムは、次に、ステップ２１５において、遂行されるべ き他のテストが存在するか否か決定する。存在する場合は、グループのメモリチ ップについて、ステップ２００〜２１５が全てのテストが完了するまで反復され る。次に、ステップ２１７において、欠陥チップが除外にされる。次に、別のグ ループの６４個のチップに関して、ステップ２００〜２１５が反復され、欠陥チ ップが別個にされる（修復ビンに入れられる）。このプロセスが全てのチップが テストされ、全ての欠陥チップが別個にされ、識別されるまで反復される。この プロセスは、次に、ステップ２２０に進む。 本発明の一つの実施例によると、あるグループの欠陥メモリチップのテストの 際に不合格となったテストが、ステップ２２０において、最も不合格が多かった テストの順にランキングされる。次に、ステップ２２５において、そのグループ 内の最も高くランクされたテストが、メモリチップに関して反復されるべきセッ トのテストに含めるべきテストとして選択される。次に、ステップ２３０におい て、最も高くランクされたテストには不合格とならなかったが、グループ内にチ ップのテストの際に不合格となったテストを再びランキングする。次に、ステッ プ２３５において、これら残りのテストの内の最も高くランキングされたテスト が選択され、反復されるべきセットのテスト内に挿入される。ステップ２４０に おいて、グループの欠陥メモリチップ内に、反復されるべきセットのテスト内の どのテストにも不合格とならないメモリチップが存在する場合は、ステップ２３ ０〜２３５が、反復されるべきセットのテスト内に各欠陥メモリチップのテスト の際に不合格となった少なくとも一つのテストが挿入されるまで反復される。次 に、ステップ２４５において、最終的なセットのテストがグループの欠陥メモリ チップに関して反復される。好ましくは、各グループは３２個の欠陥メモリチッ プを含むようにされる。 図２ｂに示すもう一つの実施例によると、再テスト時間が最小限に押さえられ る。ステップ２１５において、各メモリチップをテストした後に、データベース は、テーブル１に示すようなグループの不合格となったチップのおのおのに対し て反復されるべき複数のセットの不合格となったテストを含む。ステップ２５５ において、おのおのが各セットの不合格となったテスト内の少なくとも一つのテ ストを含む複数のテストの組合せが生成される。テーブル１から生成されるテス トの幾つかの組合せを示すと、例えば、（３、１、４、８０）；（３、８８、４ 、８０）；（３、１、２２）；（２２、８８）；（３４、８８）等となる。各テ ストを遂行するために要求される時間の量は知られている。こうして、ステップ ２６０において、テストの各組合せを遂行するために要求される時間が個々のテ ストに対して要求される時間を総和することで計算される。次に、ステップ２６ ５において、最少量の時間を要求するテストの組合せが選択される。例えば、テ スト２２を遂行するために要求される時間の方がテスト３４を遂行するために要 求される時間より少ない場合は、テスト３４と８８の組合せではなく、テスト２ ２と２８の組合せが遂行される。ステップ２７０において、選択されたテストの 組合せがグループ内の欠陥メモリチップのおのおのに関して遂行される。 上述のテストを選択するステップが各グループに対して全ての欠陥チップが修 復されるまで反復される。 以下に説明するように、セットのテストが、メモリチップに関してそのメモリ チップ上の欠陥ビットあるいはメモリセルを決定（検出）するために反復される 。どのメモリチップのテストでも不合格とならなかったテストは反復されないた めに時間が節約される。テストが重複して遂行されることもない。例えば、複数 のメモリチップの全てが、単一の共通のテストに不合格となった場合、その共通 のテストのみが反復される。 図３は、本発明による一例としてのＤＲＡＭテストの流れを示す。このテスト は、ステップ３００から開始され、ここで、メモリチップが高温予備グレードテ スト（hot pregrade test）を用いてテストされる。この高温予備グレードテス トは、スピードグレーディング（speed grading）、コンプレックスマージンテ スト（complex margin testing）、パラメトリックテスト（parametric testing ）等のテストを遂行することから成り、これらは全て、Teradye,Inc.によって製 造 される回路テスタ等のテスト装置を用いて約８５℃の温度にて遂行される。上述 のように、好ましくは、一度に６４個のメモリチップが一つのグループとしてテ ストされる。 マージンテストは、メモリチップの機能を決定するため、および電圧がメモリ チップの書込みおよび読出し機能に与える影響を調べるために遂行される。この テストにおいては、あるメモリチップ内のあるメモリセルへの書込みおよびこの 同一のメモリセルからの読出しが非常に低い値から高い値に至る様々な電圧にて 遂行される。 ステップ３０５において、メモリチップがこれらテストの任意の一つに不合格 となったことが決定された場合は、ステップ２１０にいて、不合格となったテス トの番号がデータベース１３０内に格納され、ステップ３４５において、そのメ モリチップが修復ビンに入れられる。ステップ２１５において、テストされるべ き他のチップが存在することが決定された場合は、ステップ２１７において、次 のチップがテストされ、このプロセスは、その後、ステップ３００に進む。存在 しない場合は、ステップ３５０において上述のような基準を用いてテストが選択 され、反復される。ステップ３５５において、検出された不合格となったビット あるいはメモリセルが、識別され、高温修復される。 ステップ３００における高温予備グレードテスト（hot pregrade tests）に合 格したメモリチップは、ステップ３１０において、さらに、機能テストや「初期 劣化（infant mortality）」ストレスを含むバーンインテスト（burn-in test） が、好ましくは、約１２７℃にて、約８０時間遂行される。初期劣化は電圧ある いは温度ストレスの下で発生するチップの故障である。メモリチップは、破損す る恐れのあるポリシリコン層と、チップ上の交差（クロス）導電部分とを含む。 酸化物層がポリシリコン層の破損して剥離した片と、導電部分との間に形成され 、導電部分が絶縁された状態となる場合がある。ただし、電圧あるいは温度スト レ ス下では酸化物層が破壊し、ポリシリコン層と導電部分が互いに短絡する。こう して、電圧あるいは温度ストレスをチップに加えることで、これらの故障を検出 することができる。さらに、マージンテスト（margin testing）と機能テスト（ functional testing）から成る低温バーンテスト（cold-burn testing）を−１ ０℃〜８５℃での遂行することもできる。 ステップ３１０におけるバーンインテストの際に、電圧および温度ストレスを 用いて故障を促進（加速）することで、機能テストが遂行される。ステップ３１ ５において、メモリチップがこれらバーンインテストの任意の一つに不合格とな ったことが決定された場合は、このプロセスは、上述のステップ２１０に進む。 故障しなかった場合は、ステップ３２０において、スピード検証（speed verifi cation）のために、高温最終テスト（hot final test）が遂行される。このテス トには、コンプレックスマージンテストやパラメトリックテストが含まれ、これ らは全て、好ましくは、Ｔｅｒａｄｙｎｅ，Ｉｎｃ．によって製造される回路テ スタ等のテスト装置を用いて８５℃にて遂行される。メモリチップがステップ３ ２０における高温最終テストの任意の一つに不合格となった場合は、このプロセ スは上述のステップ２１０に進む。 不合格とならなかった場合は、このテストは、ステップ３３０における低温最 終テスト（cold final test）に進む。このテストもスピード検証のために行な われ、これには、コンプレックスマージンテストやパラメトリックテストが含ま れ、これらは全て、好ましくは、上述のＴｅｒａｄｙｎｅ，Ｉｎｃ．によって製 造される回路テスタを用いて−５℃にて遂行される。 高温最終テストと低温最終テストは、メモリチップがビットに対する許容アク セス時間を持つか否かを決定するために用いられる類似のスピードテスト（spee d test）であり、唯一の差異はこれらテストが遂行される温度である。チップの 速度を決定するためのテストには、あるビットアドレスに書込む動作と、ある設 定された時間期間の後にそのアドレスをよみだす読出すことでデータがそこに存 在するか否か調べる動作が含まれる。データがそこに存在しない場合は、そのメ モリチップは、このテストに不合格となったものとみなされる。 あるメモリチップがステップ３３０における低温最終テストの一つに不合格と なったことが決定された場合は、ステップ２１０において不合格となったテスト の番号がデータベース１３０内に格納され、ステップ３４５においてそのメモリ チップが修復のために別個にされる（修復ビンに入れられる）。次に、ステップ ２１５においてテストされるべき他のチップが存在することが決定された場合は 、これらチップをテストするためにステップ３００に進む。存在しない場合は、 ステップ３５０において、上述のような基準を用いて、テストが選択され、反復 される。ステップ３６０において、検出された不合格となったビットあるいはメ モリセルが識別され、低温修復される。上述のように、好ましくは、一度に３２ 個のチップが修復される。 この修復ステップにおいては、識別された不合格となったビットあるいはメモ リセルは、これらを冗長ビットあるいはメモリセルと交換することで修復される 。こうして修復されたチップは、次に、好ましくは、再テストされる。 メモリチップは、そのメモリチップが全てのテストに合格したときに、ステッ プ３４０において、良好な製品であると判定される。 一つの代替実施例においては、全てのテストが、不合格となったメモリチップ を別個にする前に遂行され、不合格となったテストのリストがデータベース内に 完全な形で格納される。 本発明は、こうして、半導体メモリチップのテストおよび修復プロセスを最適 化する。本発明は、これを、冗長分析を特定のメモリチップあるいはグループの メモリチップが不合格となったグループのテストのみを用いて遂行することで達 成する。 本発明の上述の好ましい実施例の説明はもっぱら解説を目的とするものである 。上述の説明は、完全であることや、本発明を開示された通りの形式に制限する ことも意図するものではなく、様々な修正および変形が上述の開示から明らかで あり、また本発明の実施に当たって必要となること考えられる。例えば、本発明 は、メモリチップのテストおよび修復に制限されるものではなく、テストおよび 修復を必要とする任意の集積回路に適用できる。上述の実施例はもっぱら本発明 の原理およびこの具体的な適用例を、当業者が本発明を様々な実施形態にて利用 するできるようにあるいは考慮される特定の用途に合わせて様々に修正できるよ うに説明するために選択および解説されたものである。本発明の範囲は付録の請 求の範囲およびこれと同等なものによって定義されるものである。
【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年８月７日（１９９８．８．７） 【補正内容】 明細書 欠陥を有する集積回路のテスト時間と修復時間とを最適化するためのシステム 技術分野 本発明は、一般的には、半導体メモリチップをテストする分野、より詳細には 、半導体メモリチップと関連するヒューズ識別子（fuse identifier）を用いて 修復時間を最適化することに関する。 背景技術 ＤＲＡＭ等の半導体デバイスの信頼性を保証するために、デバイスに関して複 数のテストが、パッケージング（packaging）の前後に遂行される。 ＤＲＡＭは、メモリセルあるいはビットをロウおよびカラムのアレイ（array ）状に含む。パッケージングの後には、ビットのアレイ内に欠陥が存在し時間の 経過とともに将来故障するするか否かを決定するために、複数のテストがデバイ スに関して遂行される。例えば、バーンインテスト（burn-in testing）が遂行 されるが、この方法では、電圧および温度ストレスを用いて故障が加速される。 故障したメモリセルが検出された場合、その故障したメモリセルが位置するロウ あるいはカラムが、それぞれ、冗長した（redundant）ロウあるいはカラムによ って置換される。この置換は、パッケージングの後に、メモリチップ内のアンチ ヒューズ（antifuses）を用いて遂行される。 このアンチヒューズは、窒化珪素等の薄い絶縁材にて区切られた２つの導電層 を含むコンデンサである。通常のバイアス状態下では、このアンチヒューズ内を ＤＣ電流が流れることはない。ただし、この二つの導電層の間に過剰なバイアス が加えられると、この薄い絶縁材がブレークダウン（降伏）し、このために２つ の導電層が短絡する。こうして、過剰なバイアスを所望のアンチヒューズに加え ることで、アンチヒューズに結合されている冗長メモリ素子がメモリアレイの外 部の回路に選択的に接続される。 あるメモリチップがこれら複数のテストの任意の一つにおいて不合格となった 場合、そのチップは、故障ビン（failure bin）内に入れられ、アンチヒューズ 修復の対象とされる。修復ステップの際に、不合格となったメモリチップのおの おのに関して冗長分析が遂行される。この冗長分析は、故障した特定のビットを 識別（検出）するために、テストを反復することから成る。いったん故障したビ ットの位置が検出されると、それが位置する全ロウあるいはカラムが、対応する 冗長ロウあるいはカラムと交換される。冗長分析のスループットは、初期分析は 典型的には１６ＭＤＲＡＭ等のチップ上の６４サイト幅をテストするのに対して 、冗長分析はメモリチップ上の３２サイト幅のみをテストするために、初期のテ スト分析の半分となる。 冗長分析を遂行するためには比較的多くの時間が要求されるために、サブセッ トのテスト、例えば、最も頻繁に故障する上位１０種のテストのみが実施される 。ただし、従来の技術では、これら上位１０種の頻繁に故障するテストには入ら ないテストに故障するチップ内の欠陥メモリセルは、検出されることも、冗長分 析の際に修復されることもない。 発明の要約 本発明の一つの目的によると、ここに実施例が示され、概要が説明されるよう に、複数のビットあるいはメモリセルを持つＤＲＡＭ等の集積回路あるいは半導 体メモリチップをテストするための方法が提供される。各メモリチップは、一意 的な識別子を持つ。これらメモリチップに対して複数のテストが遂行され、ある メモリチップがあるテストに不合格となると、そのメモリチップは修復ビン内に 置かれる。各チップのテストにおいて不合格となったテストは識別されて、デー タベース内にそれと関連するメモリチップの識別子と共に格納される。メモリチ ップを修復するためには、不合格となったテストのデータがデータベースから読 み出され、チップが不合格となった選択されたテストのみが、不合格となったメ モリチップに対して再び遂行され、これによって、そのメモリチップ内のどのビ ットが故障しているか決定される。この故障したビットは、次に、好ましくは、 冗長ロウあるいはカラムとの置換によって修復される。 図面の簡単な説明 ここに組み込まれ、この明細書の一部分を構成する付録の図面は、本発明の実 施例を解説し、以下の詳細な説明と一体となって本発明の長所および原理を説明 する役割を果たすが、図面中： 図１は、メモリチップをテストするためのシステムのブロック図であり； 図２ａは、本発明の一つの実施例による一例としてのテスト選択を遂行するた めのステップの流れ図を示し； 図２ｂは、本発明のもう一つの実施例による一例としてのテスト選択を遂行す るためのステップの流れ図を示し；そして 図３は、本発明による一例としてのＤＲＡＭのテストの流れを示す。 請求の範囲 ６． 前記テストのサブセットを選択するステップは： 前記識別された不合格となったテストを各テストに不合格となった集積回路の 数の多い順にランキングするステップと； 最高位にランクされたテストを前記テストのサブセットに入れるべきテストと して選択するステップと、を含むことを特徴とする請求の範囲４に記載のテスト 方法。 ７． 前記ランクされた第１のテストには不合格とならなかった残りの不合格 となった各集積回路について、前記識別された不合格となったテストを、前記残 りの不合格となったテストのそれぞれに不合格となった集積回路の数の多い順に ランキングするステップと； 前記残りの各集積回路に対して、前記識別された不合格となったテストの内の 最高位にランクされたテストを前記サブセットのテストに入れるべきものとして 選択するステップと； 識別された集積回路のうちで前記サブセットのテスト内の少なくとも一つ対し て不合格とならなかったものがなくなるまで、前記ランキングするステップと選 択するステップとを反復するステップと、をさらに含むことを特徴とする請求の 範囲６に記載のテスト方法。 ８． 前記集積回路のおのおのはメモリセルのアレイを含み、前記反復するス テップは、各識別された集積回路に対して、前記メモリセルのアレイ内の少なく とも一つの不合格となったメモリセルを識別するサブステップを含むことを特徴 とする請求の範囲１に記載のテスト方法。 ９． 記各識別された集積回路内の前記識別された少なくとも一つの不合格と なったメモリセルを修復するステップをさらに備えたことを特徴とする請求の 範囲８に記載のテスト法。 １０． メモリセルのアレイと、メモリ内に格納された関連する集積回路識別 子とを有する集積回路をテストするための方法であって、： 前記集積回路に対して少なくとも一つのテストを遂行するステップであって、 遂行された前記テストのそれぞれは関連するテスト識別子を有する、ステップと ； 前記集積回路が前遂行されたテストのそれぞれに合格したか否かを決定するス テップと； 前記集積回路が合格しなかったそれぞれの遂行されたテストについて、関連す るテスト識別子を前記メモリ内に前記集積回路の識別子と関連させて格納するス テップと； 前記集積回路の識別子と関連して前記メモリ内に格納されたテスト識別子の一 つまたはそれ以上を読み出すステップと； 前記読み出された一つまたはそれ以上のテスト識別子と関連する少なくとも一 つのテストを前記集積回路に対して反復するステップと、を備えたことを特徴と するテスト方法。 １１． 第一のテストを前記集積回路に関して遂行するステップであって、前 記第一のテストは関連する第一のテスト識別子を持つ、ステップと； 前記集積回路が前記第一のテストに合格したか否かを決定するステップと； 前記集積回路が前記第一のテストに合格しなかった場合は、関連するテスト識 別子を前記メモリ内に前記集積回路の識別子と関連させて格納するステップと； 前記集積回路が前記第一のテストに合格した場合に、第二のテストを前記集積 回路に関して遂行するステップであって、前記第二のテストは関連する第二のテ スト識別子を持つ、ステップと； 前記集積回路が前記第二のテストに合格しなかった場合に、第二のテストの識 別子を前記メモリ内に前記集積回路の識別子と関連させて格納するステップと、 をさらに備えたことを特徴とする請求の範囲１０に記載のテスト方法。 １２． 前記メモリ内に格納されている前記集積回路の識別子と関連する一つ あるいは複数のテスト識別子を読み出すステップと； 前記読み出されたテスト識別子と対応するテストの少なくとも一つを前記集積 回路に対して反復するステップと、をさらに備えたことを特徴とする請求の範囲 １１に記載のテスト方法。 １３． 前記少なくとも一つのテストを遂行するステップは、それぞれが関連 するテスト識別子を持つ複数のテストを複数の集積回路のおのおのに対して遂行 するステップを含み、前記決定するステップは、前記複数の集積回路のいずれか 一つが前記複数のテストのいずれか一つに不合格となったか否かを決定するステ ップを含み、前記格納するステップは、前記複数の集積回路の各テストにおいて 不合格となったテストに対して、対応するテスト識別子を集積回路の識別子と関 連させて格納するステップを含み、前記反復するステップは、前記複数の集積回 路の内のあるテストに不合格となった一つに対して、それが不合格となった前記 テストの少なくとも一つを反復するステップを含むことを特徴とする請求の範囲 １０に記載のテスト方法。 １４． 不合格となった集積回路のそれぞれと関連して前記メモリ内に関連す る不合格となったテストの識別子が格納され、 前記反復するステップは： あるテストに不合格となった集積回路のそれぞれについて、不合格となったテ スト識別子のセットを比較するステップと； 少なくとも一つのテストを含むテストのサブセットを不合格となったテスト識 別子のセットのそれぞれから選択するステップと； あるテストに不合格となった集積回路に対して前記サブセットのテストを反復 するステップと、を含むことを特徴とする請求の範囲１３に記載のテスト方法。 １５． 前記テストのサブセットを前記選択するステップは： 各テストが要する時間の量を決定するステップと； テストの複数の組合せについて、前記決定された時間量を総和するステップと ； 最少の時間量を要するテストの組合せを選択するステップと、を含むことを特 徴とする請求の範囲１４に記載のテスト方法。 １６． 前記テストのサブセットを前記選択するステップは： 前記識別された不合格となったテストを、各テストに不合格となった集積回路 の数の多い順にランキングするステップと； 前記識別された不合格となったテストの内の最も高くランクされたテストを前 記テストのサブセットに入れるべきものとして選択するステップと、を含むこと を特徴とする請求の範囲１４に記載のテスト方法。 １７． 残りの不合格となった集積回路のうちで第一にランクされたテストに は不合格とならなかった集積回路のそれぞれに対して、前記識別された不合格と なったテストを、それぞれのテストに対して不合格となった集積回路の数の多い 順にランキングするステップと； 前記残りの集積回路のそれぞれに対して、前記識別された不合格となったテス トの内の最高位にランクされたテストを前記テストのサブセットに入れるべきも のとして選択するステップと； 前記ランキングするステップと選択するステップとを、前記テストのサブセッ トの内の少なくとも一つに不合格とならなかった識別された回路がなくなるまで 反復するステップと、を含むことを特徴とする請求の範囲１６に記載のテスト方 法。 １８． 複数の集積回路をテストするためのテスト装置であって、： 前記複数の集積回路に対して複数のテストを遂行する手段と； 前記複数のテストの少なくとも一つに不合格となった集積回路を識別し、その 集積回路が不合格となったテストを識別する手段と； 識別された不合格となったテストの少なくとも一つを前記識別された集積回路 に対して反復する手段と、 を備えたことを特徴とする装置。 １９． 前記複数の集積回路のおのおのに対応した一意的な集積回路識別子が メモリ内に格納され、前記複数のテストのおのおのは関連するテスト識別子を有 し、 前記識別する手段はさらに： 前記不合格となったテスト識別子を前記不合格となった集積回路の識別子と関 連させて前記メモリ内に格納する手段を含むことを特徴とする請求の範囲１８に 記載のテスト装置。 ２０． 前記反復する手段は、前記格納された不合格となったテスト識別子の 少なくとも一つを検索することによって反復されるべきテストを選択する手段を 含むことを特徴とする請求の範囲１９に記載のテスト装置。 ２１． 前記不合格となった集積回路のおのおのに関連して不合格となったテ スト識別子のセットが前記メモリ内に格納され、 前記選択する手段は： 前記不合格となった集積回路のおのおのについて、不合格となったテスト識別 子のセットを比較する手段と； 不合格となったテスト識別子のセットのおのおのから、少なくとも一つのテス トを含むテストのサブセットを選択する手段と； 前記不合格となった集積回路に対して前記テストのサブセットを反復する手段 と、を含むことを特徴とする請求の範囲２０に記載のテスト装置。 ２２． 前記テストのサブセットを選択する手段は： 各テストが要する時間の量を決定する手段と； テストの複数の組合せについて、前記決定された時間量を総和する手段と； 最少の時間量を要するテストの組合せを選択する手段と、を含むことを特徴と する請求の範囲２１に記載のテスト装置。 ２３． 前記テストのサブセットを選択する手段は： 前記識別された不合格となったテストを各テストに不合格となった集積回路の 数の多い順にランキングする手段と； 最高位にランクされたテストを前記テストのサブセットに入れるべきテストと して選択する手段と、を含むことを特徴とする請求の範囲２１に記載のテスト装 置。 ２４． 前記ランクされた第１のテストには不合格とならなかった残りの不合 格となった各集積回路について、前記識別された不合格となったテストを、前記 残りの不合格となったテストのそれぞれに不合格となった集積回路の数の多い順 にランキングする手段と； 前記残りの各集積回路に対して、前記識別された不合格となったテストの内の 最高位にランクされたテストを前記サブセットのテストに入れるべきものとして 選択する手段と； 識別された集積回路のうちで前記サブセットのテスト内の少なくとも一つ対し て不合格とならなかったものがなくなるまで、前記ランキングする手段と選択す る手段とを反復して実行させる手段と、をさらに含むことを特徴とする請求の範 囲２３に記載のテスト装置。 ２５． 前記集積回路のおのおのはメモリセルのアレイを含み、前記反復して 実行させる手段は、各識別された集積回路に対して、前記メモリセルのアレイ内 の少なくとも一つの不合格となったメモリセルを識別するサブ手段を含むことを 特徴とする請求の範囲１８に記載のテスト装置。 ２６． 前記各識別された集積回路内の前記識別された少なくとも一つの不合 格となったメモリセルを修復する手段をさらに備えたことを特徴とする請求の範 囲２５に記載のテスト装置。 ２７． メモリセルのアレイと、メモリ内に格納された関連する集積回路識別 子とを有する集積回路をテストするための装置であって、： 前記集積回路に対して少なくとも一つのテストを遂行する手段であって、遂行 された前記テストのそれぞれは関連するテスト識別子を有する、手段と； 前記集積回路が前遂行されたテストのそれぞれに合格したか否かを決定する手 段と； 前記集積回路が合格しなかったそれぞれの遂行されたテストについて、関連す るテスト識別子を前記メモリ内に前記集積回路の識別子と関連させて格納する手 段と； 前記集積回路の識別子と関連して前記メモリ内に格納されたテスト識別子の一 つまたはそれ以上を読み出す手段と； 前記読み出された一つまたはそれ以上のテスト識別子と関連する少なくとも一 つのテストを前記集積回路に対して反復する手段と、を備えたことを特徴とする テスト装置。 ２８． 第一のテストを前記集積回路に関して遂行する手段であって、前記第 一のテストは関連する第一のテスト識別子を持つ、手段と； 前記集積回路が前記第一のテストに合格したか否かを決定する手段と； 前記集積回路が前記第一のテストに合格しなかった場合は、関連するテスト識 別子を前記メモリ内に前記集積回路の識別子と関連させて格納する手段と； 前記集積回路が前記第一のテストに合格した場合に、第二のテストを前記集積 回路に関して遂行する手段であって、前記第二のテストは関連する第二のテスト 識別子を持つ、手段と； 前記集積回路が前記第二のテストに合格しなかった場合に、第二のテストの識 別子を前記メモリ内に前記集積回路の識別子と関連させて格納する手段と、をさ らに備えたことを特徴とする請求の範囲２７に記載の装置。 ２９． 前記メモリ内に格納されている前記集積回路の識別子と関連する一つ あるいは複数のテスト識別子を読み出す手段と； 前記読み出されたテスト識別子と対応するテストの少なくとも一つを前記集積 回路に対して反復する手段と、をさらに備えたことを特徴とする請求の範囲２８ に記載の装置。 ３０． 前記少なくとも一つのテストを遂行する手段は、それぞれが関連する テスト識別子を持つ複数のテストを複数の集積回路のおのおのに対して遂行する 手段を含み、前記決定する手段は、前記複数の集積回路のいずれか一つが前記複 数のテストのいずれか一つに不合格となったか否かを決定する手段を含み、前記 格納する手段は、前記複数の集積回路の各テストにおいて不合格となったテスト に対して、対応するテスト識別子を集積回路の識別子と関連させて格納する手段 を含み、前記反復する手段は、前記複数の集積回路の内のあるテストに不合格と なった一つに対して、それが不合格となった前記テストの少なくとも一つを反復 する手段を含むことを特徴とする請求の範囲２７に記載の装置。 ３１． 不合格となった集積回路のそれぞれと関連して前記メモリ内に関連す る不合格となったテストの識別子が格納され、 前記反復する手段は： あるテストに不合格となった集積回路のそれぞれについて、不合格となったテ スト識別子のセットを比較する手段と； 少なくとも一つのテストを含むテストのサブセットを不合格となったテスト識 別子のセットのそれぞれから選択する手段と； あるテストに不合格となった集積回路に対して前記サブセットのテストを反復 する手段と、を含むことを特徴とする請求の範囲３０に記載の装置。 ３２． 前記テストのサブセットを前記選択する手段は： 各テストが要する時間の量を決定する手段と； テストの複数の組合せについて、前記決定された時間量を総和する手段と； 最少の時間量を要するテストの組合せを選択する手段と、を含むことを特徴と する請求の範囲３１に記載の装置。 ３３． 前記テストのサブセットを前記選択する手段は： 前記識別された不合格となったテストを、各テストに不合格となった集積回路 の数の多い順にランキングする手段と； 前記識別された不合格となったテストの内の最も高くランクされたテストを前 記テストのサブセットに入れるべきものとして選択する手段と、を含むことを特 徴とする請求の範囲３１に記載の装置。 ３４． 残りの不合格となった集積回路のうちで第一にランクされたテストに は不合格とならなかった集積回路のそれぞれに対して、前記識別された不合格と なったテストを、それぞれのテストに対して不合格となった集積回路の数の多い 順にランキングする手段と； 前記残りの集積回路のそれぞれに対して、前記識別された不合格となったテス トの内の最高位にランクされたテストを前記テストのサブセットに入れるべきも のとして選択する手段と； 前記ランキングする手段と選択する手段とを、前記テストのサブセットの内の 少なくとも一つに不合格とならなかった識別された回路がなくなるまで反復して 実行させる手段と、を含むことを特徴とする請求の範囲３３に記載の装置。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

  1. 【特許請求の範囲】 １． 複数の集積回路をテストするための方法であって、： 前記複数の集積回路に対して複数のテストを遂行するステップと； 前記複数のテストの少なくとも一つに不合格となった集積回路を識別し、その 集積回路が不合格となったテストを識別するステップと； 識別された不合格となったテストの少なくとも一つを前記識別された集積回路 に対して反復するステップと、 を備えたことを特徴とする方法。 ２． 前記複数の集積回路のおのおのに対応した一意的な集積回路識別子がメ モリ内に格納され、前記複数のテストのおのおのは関連するテスト識別子を有し 、 前記識別ステップはさらに： 前記不合格となったテスト識別子を前記不合格となった集積回路の識別子と関 連させて前記メモリ内に格納するステップを含むことを特徴とする請求の範囲１ に記載のテスト方法。 ３． 前記反復するステップは、前記格納された不合格となったテスト識別子 の少なくとも一つを検索することによって反復されるべきテストを選択するステ ップを含むことを特徴とする請求の範囲２に記載のテスト方法。 ４． 前記不合格となった集積回路のおのおのに関して不合格となったテスト 識別子のセットは前記メモリ内に格納され、 前記選択するステップは： 前記不合格となった集積回路のおのおのについて、不合格となったテスト識別 子のセットを比較するステップと； 不合格となったテスト識別子のセットのおのおのから、少なくとも一つのテス トを含むテストのサブセットを選択するステップと； 前記不合格となった集積回路に対して前記テストのサブセットを反復するステ ップと、を含むことを特徴とする請求の範囲３に記載のテスト方法。 ５． 前記テストのサブセットを選択するステップは； 各テストが要する時間の量を決定するステップと； テストの複数の組合せについて、前記決定された時間量を総和するステップと ； 最少の時間量を要するテストの組合せを選択するステップと、を含むことを特 徴とする請求の範囲４に記載のテスト方法。 ６． 前記テストのサブセットを選択するステップは： 前記識別された不合格となったテストを各テストに不合格となった集積回路の 数の多い順にランキングするステップと； 最高位にランクされたテストを前記テストのサブセットに入れるべきテストと して選択するステップと、を含むことを特徴とする請求の範囲４に記載のテスト 方法。 ７． 前記ランクされた第１のテストには不合格とならなかった残りの不合格 となった各集積回路について、前記識別された不合格となったテストを、前記残 りの不合格となったテストのそれぞれに不合格となった集積回路の数の多い順に ランキングするステップと； 前記残りの各集積回路に対して、前記識別された不合格となったテストの内の 最高位にランクされたテストを前記サブセットのテストに入れるべきものとして 選択するステップと； 識別された集積回路のうちで前記サブセットのテスト内の少なくとも一つ対し て不合格とならなかったものがなくなるまで、前記ランキングするステップと選 択するステップとを反復するステップと、をさらに含むことを特徴とする請求の 範囲６に記載のテスト方法。 ８． 前記集積回路のおのおのはメモリセルのアレイを含み、前記反復するス テップは、各識別された集積回路に対して、前記メモリセルのアレイ内の少なく とも一つの不合格となったメモリセルを識別するサブステップを含むことを特徴 とする請求の範囲１に記載のテスト方法。 ９． 前記各識別された集積回路内の前記識別された少なくとも一つの不合格 となったメモリセルを修復するステップをさらに備えたことを特徴とする請求の 範囲８に記載のテスト法。 １０． メモリセルのアレイと、メモリ内に格納された関連する集積回路識別 子とを有する集積回路をテストするための方法であって、： 関連する第一のテスト識別子を有する第一のテストを前記集積回路に関して遂 行するステップと； 前記集積回路が前記第一のテストに合格したか否かを決定するステップと； 前記集積回路が前記第一のテストに合格しなかった場合に、その集積回路の識 別子と関連させて第一のテスト識別子を前記メモリ内に格納するステップと； 前記メモリ内に格納され、前記集積回路の識別子と関連するテスト識別子を読 み出すステップと； 前記読み出されたテスト識別子と関連する少なくとも一つのテストを第一のメ モリチップに対して反復するステップと、を備えたことを特徴とするテスト方法 。 １１． 前記集積回路が前記第一のテストに合格した場合に、第二のテストを 前記集積回路に関して遂行するステップと； 前記集積回路が前記第二のテストに合格したか否か決定するステップと； 前記集積回路が前記第二のテストに合格しなかった場合、その集積回路の識別 子と関連させて第二のテスト識別子を前記メモリ内に格納するステップと、をさ らに備えたことを特徴とする請求の範囲１０に記載のテスト方法。 １２． 前記第一のテストを遂行するステップは、おのおのが関連するテスト 識別子を有する複数のテストを遂行するステップを含み、前記決定するステップ は、前記集積回路が前記複数のテストの任意の一つに不合格となったか否かを決 定するステップを含み、前記格納するステップは、各不合格となったテストにつ いて、対応するテスト識別子を集積回路の識別子と関連させて格納するステップ を含み、前記反復するステップは、各不合格となった集積回路について不合格と なったテストの少なくとも一つを反復するステップを含むことを特徴とする請求 の範囲１０に記載のテスト方法。 １３． 不合格となった集積回路のおのおのと関連して前記メモリ内に関連す る不合格となったテスト識別子のセットが格納され、 前記選択するステップは： 前記不合格となった集積回路のおのおのについて、不合格となったテスト識別 子のセットを比較するステップと； 不合格となったテスト識別子のそれぞれのセットからの少なくとも一つのテス トを含むテストのサブセットを選択するステップと； 前記不合格となった集積回路に対して前記テストのサブセットを反復するステ ップと、を含むことを特徴とする請求の範囲１２に記載のテスト方法。 １４． 前記テストのサブセットを選択するステップは： 各テストが要する時間の量を決定するステップと； テストの複数の組合せについて、前記決定された時間量を総和するステップと ； 最少の時間量を要するテストの組合せを選択するステップと、を含むことを特 徴とする請求の範囲１３に記載のテスト方法。 １５． 前記テストのサブセットを選択するステップは： 前記識別された不合格となったテストを、各テストに不合格となった集積回路 の数の多い順にランキングするステップと； 残りの集積回路のおのおのについて、前記識別された不合格となったテストの 内の最も高くランクされたテストを前記サブセットのテストに入れるべきものと して選択するステップと、を含むことを特徴とする請求の範囲１３に記載のテス ト方法。 １６． 前記第一のランクされたテストには不合格とならなかった残りの不合 格となった集積回路のそれぞれについて、前記識別された不合格となったテスト を、各残りのテストには不合格となった集積回路の数の多い順にランキングする ステップと； 前記残りの集積回路に対して、前記識別された不合格となったテストの内の最 高位にランクされたテストを前記サブセットのテストに入れるべきものとして選 択するステップと； 前記ランキングするステップと選択ステップとを、前記サブセットのテスト内 の少なくとも一つに不合格とならなかった識別された回路がなくなるまで反復す るステップと、をさらに含むことを特徴とする請求の範囲１５に記載のテスト方 法。 １７． 複数の集積回路をテストするためのテスト装置であって、： 前記複数の集積回路に対して複数のテストを遂行する手段と； 前記複数のテストの少なくとも一つに不合格となった集積回路を識別し、その 集積回路が不合格となったテストを識別する手段と； 識別された不合格となったテストの少なくとも一つを前記識別された集積回路 に対して反復する手段と、 を備えたことを特徴とする装置。 １８． 前記複数の集積回路のおのおのに対応した一意的な集積回路識別子が メモリ内に格納され、前記複数のテストのおのおのは関連するテスト識別子を有 し、 前記識別する手段はさらに： 前記不合格となったテスト識別子を前記不合格となった集積回路の識別子と関 連させて前記メモリ内に格納する手段を含むことを特徴とする請求の範囲１７に 記載のテスト装置。 １９． 前記反復する手段は、前記格納された不合格となったテスト識別子の 少なくとも一つを検索することによって反復されるべきテストを選択する手段を 含むことを特徴とする請求の範囲１８に記載のテスト装置。 ２０． 前記不合格となった集積回路のおのおのに関連して不合格となったテ スト識別子のセットが前記メモリ内に格納され、 前記選択する手段は： 前記不合格となった集積回路のおのおのについて、不合格となったテスト識別 子のセットを比較する手段と； 不合格となったテスト識別子のセットのおのおのから、少なくとも一つのテス トを含むテストのサブセットを選択する手段と； 前記不合格となった集積回路に対して前記テストのサブセットを反復する手段 と、を含むことを特徴とする請求の範囲１９に記載のテスト装置。 ２１． 前記テストのサブセットを選択する手段は： 各テストが要する時間の量を決定する手段と； テストの複数の組合せについて、前記決定された時間量を総和する手段と； 最少の時間量を要するテストの組合せを選択する手段と、を含むことを特徴と する請求の範囲２０に記載のテスト装置。 ２２． 前記テストのサブセットを選択する手段は： 前記識別された不合格となったテストを各テストに不合格となった集積回路の 数の多い順にランキングする手段と； 最高位にランクされたテストを前記テストのサブセットに入れるべきテストと して選択する手段と、を含むことを特徴とする請求の範囲２０に記載のテスト装 置。 ２３． 前記ランクされた第１のテストには不合格とならなかった残りの不合 格となった各集積回路について、前記識別された不合格となったテストを、前記 残りの不合格となったテストのそれぞれに不合格となった集積回路の数の多い順 にランキングする手段と； 前記残りの各集積回路に対して、前記識別された不合格となったテストの内の 最高位にランクされたテストを前記サブセットのテストに入れるべきものとして 選択する手段と； 識別された集積回路のうちで前記サブセットのテスト内の少なくとも一つ対し て不合格とならなかったものがなくなるまで、前記ランキングする手段と選択す る手段とを反復して実行させる手段と、をさらに含むことを特徴とする請求の範 囲２２に記載のテスト装置。 ２４． 前記集積回路のおのおのはメモリセルのアレイを含み、前記反復して 実行させる手段は、各識別された集積回路に対して、前記メモリセルのアレイ内 の少なくとも一つの不合格となったメモリセルを識別するサブ手段を含むことを 特徴とする請求の範囲１７に記載のテスト装置。 ２５． 前記各識別された集積回路内の前記識別された少なくとも一つの不合 格となったメモリセルを修復する手段をさらに備えたことを特徴とする請求の範 囲２４に記載のテスト装置。 ２６． メモリセルのアレイと、メモリ内に格納された関連する集積回路識別 子とを有する集積回路をテストするためのテスト装置であって、： 関連する第一のテスト識別子を有する第一のテストを前記集積回路に関して遂 行する手段と； 前記集積回路が前記第一のテストに合格したか否かを決定する手段と； 前記集積回路が前記第一のテストに合格しなかった場合に、その集積回路の識 別子と関連させて第一のテスト識別子を前記メモリ内に格納する手段と； 前記メモリ内に格納され、前記集積回路の識別子と関連するテスト識別子を読 み出す手段と； 前記読み出されたテスト識別子と関連する少なくとも一つのテストを第一のメ モリチップに対して反復する手段と、を備えたことを特徴とするテスト装置。 ２７． 前記集積回路が前記第一のテストに合格した場合に、第二のテストを 前記集積回路に関して遂行する手段と； 前記集積回路が前記第二のテストに合格したか否か決定する手段と； 前記集積回路が前記第二のテストに合格しなかった場合、その集積回路の識別 子と関連させて第二のテスト識別子を前記メモリ内に格納する手段と、をさらに 備えたことを特徴とする請求の範囲２６に記載のテスト装置。 ２８． 前記第一のテストを遂行する手段は、おのおのが関連するテスト識別 子を有する複数のテストを遂行する手段を含み、前記決定する手段は、前記集積 回路が前記複数のテストの任意の一つに不合格となったか否かを決定する手段を 含み、前記格納する手段は、各不合格となったテストについて、対応するテスト 識別子を集積回路の識別子と関連させて格納する手段を含み、前記反復する手段 は、各不合格となった集積回路について不合格となったテストの少なくとも一つ を反復する手段を含むことを特徴とする請求の範囲２６に記載のテスト装置。 ２９． 不合格となった集積回路のおのおのと関連して前記メモリ内に関連す る不合格となったテスト識別子のセットが格納され、 前記選択する手段は： 前記不合格となった集積回路のおのおのについて、不合格となったテスト識別 子のセットを比較する手段と； 不合格となったテスト識別子のそれぞれのセットからの少なくとも一つのテス トを含むテストのサブセットを選択する手段と； 前記不合格となった集積回路に対して前記テストのサブセットを反復する手段 と、を含むことを特徴とする請求の範囲１８に記載のテスト装置。 ３０． 前記テストのサブセットを選択する手段は： 各テストが要する時間の量を決定する手段と； テストの複数の組合せについて、前記決定された時間量を総和する手段と； 最少の時間量を要するテストの組合せを選択する手段と、を含むことを特徴と する請求の範囲２９に記載のテスト装置。 ３１． 前記テストのサブセットを選択する手段は： 前記識別された不合格となったテストを、各テストに不合格となった集積回路 の数の多い順にランキングする手段と； 残りの集積回路のおのおのについて、前記識別された不合格となったテストの 内の最も高くランクされたテストを前記サブセットのテストに入れるべきものと して選択する手段と、を含むことを特徴とする請求の範囲２９に記載のテスト装 置。 ３２． 前記第一のランクされたテストには不合格とならなかった残りの不合 格となった集積回路のそれぞれについて、前記識別された不合格となったテスト を、各残りのテストには不合格となった集積回路の数の多い順にランキングする 手段と； 前記残りの集積回路に対して、前記識別された不合格となったテストの内の最 高位にランクされたテストを前記サブセットのテストに入れるべきものとして選 択する手段と； 前記ランキングする手段と選択手段とを、前記サブセットのテスト内の少なく とも一つに不合格とならなかった識別された回路がなくなるまで反復する手段と 、をさらに含むことを特徴とする請求の範囲３１に記載のテスト装置。
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