JPS6232559B2 - - Google Patents
Info
- Publication number
- JPS6232559B2 JPS6232559B2 JP56048048A JP4804881A JPS6232559B2 JP S6232559 B2 JPS6232559 B2 JP S6232559B2 JP 56048048 A JP56048048 A JP 56048048A JP 4804881 A JP4804881 A JP 4804881A JP S6232559 B2 JPS6232559 B2 JP S6232559B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- fail
- multiplexer
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はLSI不良解析におけるアドレスフエイ
ルメモリ制御装置に関する。
ルメモリ制御装置に関する。
一般に、LSI不良解析装置におけるLSIメモリ
の試験評価においては、メモリセルに対する不良
分布を直感的に認識できるようにすることが好ま
しい。このLSIメモリの不良メモリセル分布を直
感的に認識できれば、メモリの行または列の不良
発見が容易となる。また、メモリに対するテスト
パターン等の各種パラメータを変化させ、それに
対するメモリのフエイル分布を調べることによ
り、メモリセル以外のメモリ周辺回路、例えばア
ドレスデコーダやセンス回路などのパラメータ依
頼性を発見できる。
の試験評価においては、メモリセルに対する不良
分布を直感的に認識できるようにすることが好ま
しい。このLSIメモリの不良メモリセル分布を直
感的に認識できれば、メモリの行または列の不良
発見が容易となる。また、メモリに対するテスト
パターン等の各種パラメータを変化させ、それに
対するメモリのフエイル分布を調べることによ
り、メモリセル以外のメモリ周辺回路、例えばア
ドレスデコーダやセンス回路などのパラメータ依
頼性を発見できる。
上記したようなLSIメモリのフエイル情報を格
納するアドレスフエイルメモリを制御する装置の
従来例を第１図に示す。この制御装置において
は、テストメモリ１に入力するアドレスはアドレ
スジエネレータ２にて発生される。このアドレス
ジエネレータ２におけるアドレス発生手法は、ア
ドレスレジスタ３の内容をマルチプレクサ４にて
選択して、その選択情報を演算回路５にて所定演
算し、この演算結果を再びアドレスレジスタ３に
セツトすることにより順次異なるアドレスを得、
このアドレスレジスタ３の内容をマルチプレクサ
６にて選択して所定のアドレスを得るようにして
いる。このマルチプレクサ６にて選択されたアド
レスは生成器７にて波形生成された後、テストメ
モリ１に加えられ、テストメモリ１のアドレス指
定を行ない、特定のデータを書き込み、指定番地
からその内容を読み出す。このテストメモリ１か
ら読み出された内容はコンパレータ８にて予じめ
記憶されている期待値と比較され、コンパレータ
８はその比較の結果、不良であるとフエイル情報
を送出する。一方、マルチプレクサ６で選択され
たアドレスは遅延回路９にて所定時間遅延された
後、マルチプレクサ１０を介してアドレスフエイ
ルメモリ１１に与えられるので、この指定アドレ
ス位置に上記コンパレータ８からのフエイル情報
が書き込まれる。従つて、テストメモリ１に対す
る試験終了後、アドレスフエイルメモリ１１には
テストメモリ１の不良アドレスに相当するフエイ
ル情報が書き込まれる。不良のフエイルアドレス
の読み出しは、マルチプレクサ１０でCPUによ
るアドレス制御に移し、CPUの制御のもとにア
ドレスフエイルメモリ１１からCPUへ不良アド
レスを読み込むようにしている。
納するアドレスフエイルメモリを制御する装置の
従来例を第１図に示す。この制御装置において
は、テストメモリ１に入力するアドレスはアドレ
スジエネレータ２にて発生される。このアドレス
ジエネレータ２におけるアドレス発生手法は、ア
ドレスレジスタ３の内容をマルチプレクサ４にて
選択して、その選択情報を演算回路５にて所定演
算し、この演算結果を再びアドレスレジスタ３に
セツトすることにより順次異なるアドレスを得、
このアドレスレジスタ３の内容をマルチプレクサ
６にて選択して所定のアドレスを得るようにして
いる。このマルチプレクサ６にて選択されたアド
レスは生成器７にて波形生成された後、テストメ
モリ１に加えられ、テストメモリ１のアドレス指
定を行ない、特定のデータを書き込み、指定番地
からその内容を読み出す。このテストメモリ１か
ら読み出された内容はコンパレータ８にて予じめ
記憶されている期待値と比較され、コンパレータ
８はその比較の結果、不良であるとフエイル情報
を送出する。一方、マルチプレクサ６で選択され
たアドレスは遅延回路９にて所定時間遅延された
後、マルチプレクサ１０を介してアドレスフエイ
ルメモリ１１に与えられるので、この指定アドレ
ス位置に上記コンパレータ８からのフエイル情報
が書き込まれる。従つて、テストメモリ１に対す
る試験終了後、アドレスフエイルメモリ１１には
テストメモリ１の不良アドレスに相当するフエイ
ル情報が書き込まれる。不良のフエイルアドレス
の読み出しは、マルチプレクサ１０でCPUによ
るアドレス制御に移し、CPUの制御のもとにア
ドレスフエイルメモリ１１からCPUへ不良アド
レスを読み込むようにしている。
上記制御装置によれば、テストメモリ１に印加
されるアドレスとアドレスフエイルメモリ１１に
対する制御アドレスとが同一となつている。しか
し、上記テストメモリ１１の試験評価では、通
常、フオアグラウンドアドレス（当該メモリセル
を指定しているテストアドレス）とバツクグラウ
ンドアドレス（テストアドレス以外のメモリセル
に対するアドレス）とを変化させてパターン依頼
性を調べるため、上記フオアグラウンドアドレス
の内容がバツクグラウンドアドレスにより影響が
あつた場合（例えばバツクグラウンドアドレス書
込時に不良となつた場合）でもフオアグラウンド
アドレスの不良と扱かわれてしまう事になる。つ
まり従来装置では、テストメモリ１の不良位置が
フオアグラウンドアドレスの関数としてだけ表現
されていたので、不良原因がいずれのアドレス
（フオアグラウンドアドレスかバツクグラウンド
アドレス）によるものか区別がつかず、パターン
依頼性の解析が複雑かつ困難であつた。
されるアドレスとアドレスフエイルメモリ１１に
対する制御アドレスとが同一となつている。しか
し、上記テストメモリ１１の試験評価では、通
常、フオアグラウンドアドレス（当該メモリセル
を指定しているテストアドレス）とバツクグラウ
ンドアドレス（テストアドレス以外のメモリセル
に対するアドレス）とを変化させてパターン依頼
性を調べるため、上記フオアグラウンドアドレス
の内容がバツクグラウンドアドレスにより影響が
あつた場合（例えばバツクグラウンドアドレス書
込時に不良となつた場合）でもフオアグラウンド
アドレスの不良と扱かわれてしまう事になる。つ
まり従来装置では、テストメモリ１の不良位置が
フオアグラウンドアドレスの関数としてだけ表現
されていたので、不良原因がいずれのアドレス
（フオアグラウンドアドレスかバツクグラウンド
アドレス）によるものか区別がつかず、パターン
依頼性の解析が複雑かつ困難であつた。
本発明は上記の事情に鑑みてなされたもので、
テストメモリに対する印加アドレスとアドレスフ
エイルメモリに対するアドレス制御とを分離独立
させ、不良位置をフオアグラウンドアドレスの関
数としてだけでなく、バツクグラウンドアドレス
の関数としても表現できるようにすることによつ
て、テストメモリの行又は列の不良発見とパター
ン依頼性等の解析が短時間で簡単に実施できると
共に、完全な試験状態で不良原因を発見可能な
LSI不良解析用のアドレスフエイルメモリ制御装
置を提供することを目的とする。
テストメモリに対する印加アドレスとアドレスフ
エイルメモリに対するアドレス制御とを分離独立
させ、不良位置をフオアグラウンドアドレスの関
数としてだけでなく、バツクグラウンドアドレス
の関数としても表現できるようにすることによつ
て、テストメモリの行又は列の不良発見とパター
ン依頼性等の解析が短時間で簡単に実施できると
共に、完全な試験状態で不良原因を発見可能な
LSI不良解析用のアドレスフエイルメモリ制御装
置を提供することを目的とする。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第２図は本発明のアドレスフエイル
メモリ制御装置を示しており、２１はアドレスを
発生するために入力されるアドレスを所定演算す
る演算回路、２２はこの演算回路２１からのアド
レスを格納するアドレスレジスタ、２３はこのレ
ジスタ２２からのアドレスを選択導出して上記演
算回路２１に導びくマルチプレクサで、これら演
算回路２１、アドレスレジスタ２２及びマルチプ
レクサ２３は後述するテストメモリ及びアドレス
フエイルメモリに与えるアドレスを発生するアド
レスジエネレータ２４として動作する。また、２
５はこのアドレスジエネレータ２４からのアドレ
スを選択するマルチプレクサ、２６はこのマルチ
プレクサ２５にて選択されたアドレス信号を波形
生成する生成器、２７はこの生成器２６からのア
ドレスにより番地指定されるLSI被試験デバイス
であるテストメモリ、２８はこのテストメモリ２
７からの出力と予じめ記憶されている期待値とを
比較し、比較の結果、不良の判定情報であるフエ
イル情報を送出するコンパレータである。さらに
２９は後述する選択回路によつてアドレスレジス
タ２２からのアドレス選択を切換え信号Ｄによつ
て切換えて所定のアドレスを導出するマルチプレ
クサ、３０はこのマルチプレクサ２９から導出さ
れるアドレスを所定時間遅延させる遅延回路、３
１はこの遅延回路３０からのアドレスを導出する
と共にCPUによつて読出時のアドレスが制御さ
れるマルチプレクサ、３２はこのマルチプレクサ
３１から導出されるアドレスによつて指定された
位置に前記コンパレータ２８からのフエイル情報
を格納すると共にCPUの制御のもとにその不良
アドレスをCPUへ送出するアドレスフエイルメ
モリである。
に説明する。第２図は本発明のアドレスフエイル
メモリ制御装置を示しており、２１はアドレスを
発生するために入力されるアドレスを所定演算す
る演算回路、２２はこの演算回路２１からのアド
レスを格納するアドレスレジスタ、２３はこのレ
ジスタ２２からのアドレスを選択導出して上記演
算回路２１に導びくマルチプレクサで、これら演
算回路２１、アドレスレジスタ２２及びマルチプ
レクサ２３は後述するテストメモリ及びアドレス
フエイルメモリに与えるアドレスを発生するアド
レスジエネレータ２４として動作する。また、２
５はこのアドレスジエネレータ２４からのアドレ
スを選択するマルチプレクサ、２６はこのマルチ
プレクサ２５にて選択されたアドレス信号を波形
生成する生成器、２７はこの生成器２６からのア
ドレスにより番地指定されるLSI被試験デバイス
であるテストメモリ、２８はこのテストメモリ２
７からの出力と予じめ記憶されている期待値とを
比較し、比較の結果、不良の判定情報であるフエ
イル情報を送出するコンパレータである。さらに
２９は後述する選択回路によつてアドレスレジス
タ２２からのアドレス選択を切換え信号Ｄによつ
て切換えて所定のアドレスを導出するマルチプレ
クサ、３０はこのマルチプレクサ２９から導出さ
れるアドレスを所定時間遅延させる遅延回路、３
１はこの遅延回路３０からのアドレスを導出する
と共にCPUによつて読出時のアドレスが制御さ
れるマルチプレクサ、３２はこのマルチプレクサ
３１から導出されるアドレスによつて指定された
位置に前記コンパレータ２８からのフエイル情報
を格納すると共にCPUの制御のもとにその不良
アドレスをCPUへ送出するアドレスフエイルメ
モリである。
ところで前記アドレスレジスタ２２は、フオア
グラウンドアドレスおよびバツクグラウンドアド
レスを格納するレジスタとして４つのレジスタＡ
１〜Ａ４を割り当てている。これら４種類のレジ
スタＡ１〜Ａ４の機能は同一であり、任意のレジ
スタとして使用でき、またその使用目的はプログ
ラムで指定される。これらのアドレスレジスタ２
２からアドレスフエイルメモリ３２に与えるアド
レスはマルチプレクサ２９により制御される。こ
のマルチプレクサ２９の制御では、リアルタイム
に制御する、あるいはプログラマブルに固定制御
する等の方法がある。この制御は選択回路３３を
設け、この選択回路３３にて選択信号のタイミン
グで各種制御条件Ａ，Ｂ，Ｃに応じた信号Ｄを送
出して、マルチプレクサ２９のアドレス選択を制
御するようにしている。上記制御条件Ａは、マル
チプレクサ２５の制御条件Ｃと同じ内容でリアル
タイムに制御し、制御条件Ｂはマルチプレクサ２
９を制御する為の内容でリアルタイムに制御し、
さらに制御条件Ｃはプログラマブルに固定して制
御するものである。このようにしてプログラムで
自由にアドレス制御を可能としている。
グラウンドアドレスおよびバツクグラウンドアド
レスを格納するレジスタとして４つのレジスタＡ
１〜Ａ４を割り当てている。これら４種類のレジ
スタＡ１〜Ａ４の機能は同一であり、任意のレジ
スタとして使用でき、またその使用目的はプログ
ラムで指定される。これらのアドレスレジスタ２
２からアドレスフエイルメモリ３２に与えるアド
レスはマルチプレクサ２９により制御される。こ
のマルチプレクサ２９の制御では、リアルタイム
に制御する、あるいはプログラマブルに固定制御
する等の方法がある。この制御は選択回路３３を
設け、この選択回路３３にて選択信号のタイミン
グで各種制御条件Ａ，Ｂ，Ｃに応じた信号Ｄを送
出して、マルチプレクサ２９のアドレス選択を制
御するようにしている。上記制御条件Ａは、マル
チプレクサ２５の制御条件Ｃと同じ内容でリアル
タイムに制御し、制御条件Ｂはマルチプレクサ２
９を制御する為の内容でリアルタイムに制御し、
さらに制御条件Ｃはプログラマブルに固定して制
御するものである。このようにしてプログラムで
自由にアドレス制御を可能としている。
上記制御装置において、今フオアグラウンドア
ドレスのメモリセルとバツクグラウンドアドレス
のメモリセルに対してフアンクシヨン試験を行な
うものとする。そこで選択回路３３において、出
力信号Ｄを制御条件Ｂによつて決定するものと
し、これによつてマルチプレクサ２９におけるア
ドレスを選択するものとすれば、アドレスレジス
タ２２のバツクグラウンドアドレスレジスタ（例
えばＡ３，Ａ４）からバツクグラウンドアドレス
をマルチプレクサ２９は選択導出する。一方、マ
ルチプレクサ２５は制御条件Ａによつてフオアグ
ラウンドアドレス（テストアドレス）レジスタ
（例えばＡ１，Ａ２）からフオアグラウンドアド
レスを選択導出する。前記マルチプレクサ２９か
らのバツクグラウンドアドレスは遅延回路３０及
びマルチプレクサ３１を介してアドレスフエイル
メモリ３２に供給される。一方、マルチプレクサ
２５からのフオアグラウンドアドレスは生成器２
６により波形生成され、テストメモリ２７に供給
される。この場合、テストメモリ２７のテストア
ドレスのメモリセルには任意の第１のデータを書
き込み、テストアドレス以外のメモリセルには前
記第１のデータとは異なる任意の第２のデータを
書き込む。このようにしてテストメモリ２７に書
き込まれたデータは、その後読み出されてコンパ
レータ２８に送出され、ここで書き込んだデータ
と読み出したデータとが比較され、両者が異なつ
た場合にはテストアドレスの不良となり、フエイ
ル情報がアドレスフエイルメモリ３２にマルチプ
レクサ３１からのバツクグラウンドアドレス指定
に従つて書き込まれる。このアドレスフエイルメ
モリ３２の内容をCPUに読み出すことによつて
種々のパターン解析がなされる。
ドレスのメモリセルとバツクグラウンドアドレス
のメモリセルに対してフアンクシヨン試験を行な
うものとする。そこで選択回路３３において、出
力信号Ｄを制御条件Ｂによつて決定するものと
し、これによつてマルチプレクサ２９におけるア
ドレスを選択するものとすれば、アドレスレジス
タ２２のバツクグラウンドアドレスレジスタ（例
えばＡ３，Ａ４）からバツクグラウンドアドレス
をマルチプレクサ２９は選択導出する。一方、マ
ルチプレクサ２５は制御条件Ａによつてフオアグ
ラウンドアドレス（テストアドレス）レジスタ
（例えばＡ１，Ａ２）からフオアグラウンドアド
レスを選択導出する。前記マルチプレクサ２９か
らのバツクグラウンドアドレスは遅延回路３０及
びマルチプレクサ３１を介してアドレスフエイル
メモリ３２に供給される。一方、マルチプレクサ
２５からのフオアグラウンドアドレスは生成器２
６により波形生成され、テストメモリ２７に供給
される。この場合、テストメモリ２７のテストア
ドレスのメモリセルには任意の第１のデータを書
き込み、テストアドレス以外のメモリセルには前
記第１のデータとは異なる任意の第２のデータを
書き込む。このようにしてテストメモリ２７に書
き込まれたデータは、その後読み出されてコンパ
レータ２８に送出され、ここで書き込んだデータ
と読み出したデータとが比較され、両者が異なつ
た場合にはテストアドレスの不良となり、フエイ
ル情報がアドレスフエイルメモリ３２にマルチプ
レクサ３１からのバツクグラウンドアドレス指定
に従つて書き込まれる。このアドレスフエイルメ
モリ３２の内容をCPUに読み出すことによつて
種々のパターン解析がなされる。
上記のようにアドレスフエイルメモリ３２への
書き込みアドレスをバツクグラウンドアドレスに
固定しているので、テストアドレスの内容に影響
を与えている原因を発見したい場合には、テスト
アドレスの読み込み時の不良か、またはバツクグ
ラウンドアドレスの書き込み時に不良になるかの
区別が簡単に見分けることができる。これによつ
て、パターン依頼性などの解析が容易になると共
に完全な試験状態で不良原因が発見できることに
なる。
書き込みアドレスをバツクグラウンドアドレスに
固定しているので、テストアドレスの内容に影響
を与えている原因を発見したい場合には、テスト
アドレスの読み込み時の不良か、またはバツクグ
ラウンドアドレスの書き込み時に不良になるかの
区別が簡単に見分けることができる。これによつ
て、パターン依頼性などの解析が容易になると共
に完全な試験状態で不良原因が発見できることに
なる。
すなわち、マルチプレクサ２９に与える選択回
路３３からの出力Ｄをマルチプレクサ２５の制御
条件Ａと同じにし、アドレスフエイルメモリ３２
をフオアグラウンドアドレスA1，A2（テストア
ドレス）によつて制御することにより、第３図ａ
に示すようなフオアグラウンドアドレスを関数と
したフエイルマツプが得られる。ここでは、アド
レスフエイルメモリ３２のアドレスとテストメモ
リ２７のテストアドレスとが対応しているので、
テストメモリ２７に不良アドレスが存在するとこ
の不良アドレスと同じアドレスのアドレスフエイ
ルメモリ３２にフエイル情報（×印）が書き込ま
れる。しかし、上記アドレスフエイルメモリ３２
に書き込まれたフエイル情報には、テストメモリ
２７における選択したアドレスのメモリセルその
ものが不良である場合と、このアドレスのメモリ
セルは良品であるにもかかわらずロウ（行）方向
あるいはカラム（列）方向の他のメモリセルにデ
ータを書き込む時あるいは読み出す時に何等かの
影響で不良となつた場合とが混在している。この
ため、メモリセルそのものが不良なのかテストア
ドレスがロウまたはカラムのどちらかによつて影
響を受けているのかがわからない。
路３３からの出力Ｄをマルチプレクサ２５の制御
条件Ａと同じにし、アドレスフエイルメモリ３２
をフオアグラウンドアドレスA1，A2（テストア
ドレス）によつて制御することにより、第３図ａ
に示すようなフオアグラウンドアドレスを関数と
したフエイルマツプが得られる。ここでは、アド
レスフエイルメモリ３２のアドレスとテストメモ
リ２７のテストアドレスとが対応しているので、
テストメモリ２７に不良アドレスが存在するとこ
の不良アドレスと同じアドレスのアドレスフエイ
ルメモリ３２にフエイル情報（×印）が書き込ま
れる。しかし、上記アドレスフエイルメモリ３２
に書き込まれたフエイル情報には、テストメモリ
２７における選択したアドレスのメモリセルその
ものが不良である場合と、このアドレスのメモリ
セルは良品であるにもかかわらずロウ（行）方向
あるいはカラム（列）方向の他のメモリセルにデ
ータを書き込む時あるいは読み出す時に何等かの
影響で不良となつた場合とが混在している。この
ため、メモリセルそのものが不良なのかテストア
ドレスがロウまたはカラムのどちらかによつて影
響を受けているのかがわからない。
そこで、上述したように選択回路３３の制御条
件を選択してマルチプレクサ２９によりアドレス
フエイルメモリ３２のアドレス制御を行なつて、
バツクグラウンドアドレスA3，A4によるテスト
を行なう。つまり、マルチプレクサ２９でバツク
グラウンドアドレスA3，A4を選択してアドレス
フエイルメモリ３２の中の１つのアドレスを選択
し、マルチプレクサ２５ではフオアグラウンドア
ドレスA1，A2を選択し、上記アドレスフエイル
メモリ３２のアドレスを固定した状態でテストメ
モリ２７のアドレスのみを第３図ｂに示すように
ロウ方向に動かして（カラム方向一定）不良が発
生するか否かテストするとともに、第３図ｃに示
すようにカラム方向に動かして（ロウ方向一定）
不良が発生するか否かテストする。この際、アド
レスフエイルメモリ３２の固定したアドレスに対
応するテストメモリ２７のアドレスは選択しな
い。そして、不良が発生した場合は、上記アドレ
スフエイルメモリ３２の固定されているアドレス
にフエイル情報を書き込む。従つて、この状態で
アドレスフエイルメモリ３２に書き込まれたフエ
イル情報は、バツクグラウンドアドレスA3，A4
を関数としたものとなる。
件を選択してマルチプレクサ２９によりアドレス
フエイルメモリ３２のアドレス制御を行なつて、
バツクグラウンドアドレスA3，A4によるテスト
を行なう。つまり、マルチプレクサ２９でバツク
グラウンドアドレスA3，A4を選択してアドレス
フエイルメモリ３２の中の１つのアドレスを選択
し、マルチプレクサ２５ではフオアグラウンドア
ドレスA1，A2を選択し、上記アドレスフエイル
メモリ３２のアドレスを固定した状態でテストメ
モリ２７のアドレスのみを第３図ｂに示すように
ロウ方向に動かして（カラム方向一定）不良が発
生するか否かテストするとともに、第３図ｃに示
すようにカラム方向に動かして（ロウ方向一定）
不良が発生するか否かテストする。この際、アド
レスフエイルメモリ３２の固定したアドレスに対
応するテストメモリ２７のアドレスは選択しな
い。そして、不良が発生した場合は、上記アドレ
スフエイルメモリ３２の固定されているアドレス
にフエイル情報を書き込む。従つて、この状態で
アドレスフエイルメモリ３２に書き込まれたフエ
イル情報は、バツクグラウンドアドレスA3，A4
を関数としたものとなる。
次に、上記アドレスフエイルメモリ３２のアド
レスを変え、このアドレスを固定した状態で上記
テストメモリ２７のアドレスをロウ方向およびカ
ラム方向に変化させて、フエイル情報をアドレス
フエイルメモリ３２の上記固定したアドレスに書
き込む。このような動作を順次繰り返すことによ
り、アドレスフエイルメモリ３２にはメモリセル
相互間の影響によるフエイル情報が書き込まれ
る。このようにして得たフエイル情報と上記アド
レスフエイルメモリ３２とテストメモリ２７のア
ドレスを同じにして得たフエイル情報とを比較す
れば、上記第３図ａに示したように不良となつた
メモリセル（×印）がメモリセルそのものの不良
によるものか、ロウ方向にアドレスを動かした場
合（カラム一定）にこのロウ方向のメモリセルの
影響によつて不良が起きるのか、カラム方向にア
ドレスを動かした場合（ロウ一定）にこのカラム
方向の影響によつて不良が起こるのか、またはそ
れらにまつたく関係がないのかが区別できる。
レスを変え、このアドレスを固定した状態で上記
テストメモリ２７のアドレスをロウ方向およびカ
ラム方向に変化させて、フエイル情報をアドレス
フエイルメモリ３２の上記固定したアドレスに書
き込む。このような動作を順次繰り返すことによ
り、アドレスフエイルメモリ３２にはメモリセル
相互間の影響によるフエイル情報が書き込まれ
る。このようにして得たフエイル情報と上記アド
レスフエイルメモリ３２とテストメモリ２７のア
ドレスを同じにして得たフエイル情報とを比較す
れば、上記第３図ａに示したように不良となつた
メモリセル（×印）がメモリセルそのものの不良
によるものか、ロウ方向にアドレスを動かした場
合（カラム一定）にこのロウ方向のメモリセルの
影響によつて不良が起きるのか、カラム方向にア
ドレスを動かした場合（ロウ一定）にこのカラム
方向の影響によつて不良が起こるのか、またはそ
れらにまつたく関係がないのかが区別できる。
このようにプログラムあるいは制御条件にてア
ドレスの選択制御をしているので各種のテスト結
果の解析をスムースに実施できる。
ドレスの選択制御をしているので各種のテスト結
果の解析をスムースに実施できる。
なお、前記アドレスレジスタ２２に４つ以上の
レジスタを設定してプログラムあるいは制御条件
により任意のレジスタを選択するようにしても良
い。
レジスタを設定してプログラムあるいは制御条件
により任意のレジスタを選択するようにしても良
い。
以上説明したように本発明によれば、テストメ
モリに対する印加アドレスとアドレスフエイルメ
モリに対するアドレス制御とを分離独立させ、不
良位置をフオアグラウンドアドレスの関数として
だけでなく、バツクグラウンドアドレスの関数と
しても表現できるようにすることによつて、行又
は列の不良発見とパターン依頼性等の解析が短時
間で簡単に実施できると共に、完全な試験状態で
不良原因を発見可能なLSI不良解析用のアドレス
フエイルメモリ制御装置を提供できる。
モリに対する印加アドレスとアドレスフエイルメ
モリに対するアドレス制御とを分離独立させ、不
良位置をフオアグラウンドアドレスの関数として
だけでなく、バツクグラウンドアドレスの関数と
しても表現できるようにすることによつて、行又
は列の不良発見とパターン依頼性等の解析が短時
間で簡単に実施できると共に、完全な試験状態で
不良原因を発見可能なLSI不良解析用のアドレス
フエイルメモリ制御装置を提供できる。
第１図は従来のアドレスフエイルメモリ制御装
置の回路構成図、第２図は本発明の一実施例に係
るアドレスフエイルメモリ制御装置の回路構成
図、第３図ａ，ｂ，ｃは第２図の装置により得ら
れたフエイルマツプである。 ２１…演算回路、２２…アドレスレジスタ、２
３…マルチプレクサ、２４…アドレスジエネレー
タ、２５，２９，３１…マルチプレクサ、２６…
生成器、２７…テストメモリ、２８…コンパレー
タ、３０…遅延回路、３２…アドレスフエイルメ
モリ。
置の回路構成図、第２図は本発明の一実施例に係
るアドレスフエイルメモリ制御装置の回路構成
図、第３図ａ，ｂ，ｃは第２図の装置により得ら
れたフエイルマツプである。 ２１…演算回路、２２…アドレスレジスタ、２
３…マルチプレクサ、２４…アドレスジエネレー
タ、２５，２９，３１…マルチプレクサ、２６…
生成器、２７…テストメモリ、２８…コンパレー
タ、３０…遅延回路、３２…アドレスフエイルメ
モリ。
Claims (1)
- １ LSIメモリの不良解析を行なうためのアドレ
スフエイルメモリ制御装置において、前記LSIメ
モリ及びアドレスフエイルメモリに与えるための
種々のアドレスを発生するアドレス発生手段と、
このアドレス発生手段で発生したアドレスから前
記LSIメモリに与えるテストアドレスを選択導出
する第１のマルチプレクサと、前記アドレス発生
手段で発生したアドレスから前記アドレスフエイ
ルメモリに与える所定のアドレスを選択導出する
第２のマルチプレクサと、選択信号に基づいて各
種制御条件に応じた制御条件信号を出力し、前記
第２のマルチプレクサによるアドレスの選択を制
御する選択回路と、前記第１のマルチプレクサに
よりアドレス指定された前記LSIメモリからの読
み出しデータを所定データと比較して不良の場合
にフエイル情報を出力する比較手段とを具備し、
前記第２のマルチプレクサで選択した前記アドレ
スフエイルメモリのアドレスに前記比較手段から
出力されたフエイル情報を書き込むようにして成
り、前記選択回路から出力される制御条件信号に
よる制御に基づいて前記第２のマルチプレクサで
選択した前記アドレスフエイルメモリのアドレス
を固定した状態で、前記第１のマルチプレクサに
よる前記LSIメモリのテストアドレスの選択導出
をロウ方向一定およびカラム方向一定に変化さ
せ、このLSIメモリからの読み出しデータを前記
比較手段で所定データと比較し、前記選択したア
ドレスフエイルメモリのアドレスにフエイル情報
を書き込むことにより不良解析を行なうことを特
徴とするアドレスフエイルメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048048A JPS57164497A (en) | 1981-03-31 | 1981-03-31 | Controlling device of address fail memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048048A JPS57164497A (en) | 1981-03-31 | 1981-03-31 | Controlling device of address fail memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164497A JPS57164497A (en) | 1982-10-09 |
| JPS6232559B2 true JPS6232559B2 (ja) | 1987-07-15 |
Family
ID=12792439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56048048A Granted JPS57164497A (en) | 1981-03-31 | 1981-03-31 | Controlling device of address fail memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164497A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050698A (ja) * | 1983-08-26 | 1985-03-20 | Mitsubishi Electric Corp | 半導体試験装置 |
| EP0424612A3 (en) * | 1989-08-30 | 1992-03-11 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression for redundancy analysis of a memory |
| JP4941706B2 (ja) * | 2006-03-23 | 2012-05-30 | 横河電機株式会社 | メモリテスト装置 |
| JP4706577B2 (ja) * | 2006-07-11 | 2011-06-22 | 横河電機株式会社 | 信号処理装置及び半導体集積回路試験装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113200A (en) * | 1979-02-22 | 1980-09-01 | Nec Corp | Checking method for ic memory |
-
1981
- 1981-03-31 JP JP56048048A patent/JPS57164497A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164497A (en) | 1982-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8201037B2 (en) | Semiconductor integrated circuit and method for controlling semiconductor integrated circuit | |
| US20030120985A1 (en) | Method and apparatus for memory self testing | |
| US6047393A (en) | Memory testing apparatus | |
| JP2005063471A (ja) | 半導体試験装置及びその制御方法 | |
| JP3871384B2 (ja) | 半導体メモリ試験装置用不良解析メモリ | |
| JPH10170607A (ja) | 半導体デバイスのテスト装置 | |
| KR19980032494A (ko) | 메모리 시험장치 | |
| JPS6232559B2 (ja) | ||
| JPH10106292A (ja) | メモリ試験装置 | |
| JP2002214307A (ja) | 半導体試験装置及びその半導体試験方法 | |
| JP4729179B2 (ja) | メモリ試験方法・メモリ試験装置 | |
| JPH0773700A (ja) | フラッシュメモリ試験装置 | |
| JPH10253707A (ja) | 集積回路試験装置 | |
| JP4664535B2 (ja) | 半導体デバイス試験装置 | |
| JPH05144297A (ja) | メモリ試験装置 | |
| JPH0258800A (ja) | 半導体メモリ用オンチップテスト回路及びテスト方式 | |
| JPH1186593A (ja) | 集積回路試験装置 | |
| KR102013643B1 (ko) | 고속 번인 테스트 장치 및 방법 | |
| JP4922506B2 (ja) | 半導体メモリ試験装置 | |
| JPH0311435B2 (ja) | ||
| JPH07288000A (ja) | 半導体メモリ試験装置 | |
| JP2837615B2 (ja) | テスト容易化回路を備えたマイクロコンピュータ | |
| JPH11143733A (ja) | メモリ試験装置 | |
| JPS5838879B2 (ja) | フエイルメモリ | |
| JPH07280893A (ja) | 半導体メモリ試験装置 |