JPH0574945A - セミカスタム集積回路 - Google Patents
セミカスタム集積回路Info
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- JPH0574945A JPH0574945A JP3238036A JP23803691A JPH0574945A JP H0574945 A JPH0574945 A JP H0574945A JP 3238036 A JP3238036 A JP 3238036A JP 23803691 A JP23803691 A JP 23803691A JP H0574945 A JPH0574945 A JP H0574945A
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- cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】電源端子数を増加させる場合にパッド空きスペ
ースを有効に利用でき、電源端子数の増加に伴ってチッ
プ面積が必要以上に増大することを防止し、チップの製
造コストを抑制し得るセミカスタム集積回路を提供す
る。 【構成】チップ周辺のパッド配置領域にパッド１２が配
置され、その内側の領域に周辺回路セル１３が配置さ
れ、さらに、その内側の領域に内部回路１４が配置さ
れ、上記周辺回路セル上に重なるように電源ライン１５
が配置されるセミカスタム集積回路において、上記周辺
回路セル１３の配置領域でパッドとの接続が不要である
セルの上に重なるように電源供給セル２０が配置されて
いることを特徴とする。
ースを有効に利用でき、電源端子数の増加に伴ってチッ
プ面積が必要以上に増大することを防止し、チップの製
造コストを抑制し得るセミカスタム集積回路を提供す
る。 【構成】チップ周辺のパッド配置領域にパッド１２が配
置され、その内側の領域に周辺回路セル１３が配置さ
れ、さらに、その内側の領域に内部回路１４が配置さ
れ、上記周辺回路セル上に重なるように電源ライン１５
が配置されるセミカスタム集積回路において、上記周辺
回路セル１３の配置領域でパッドとの接続が不要である
セルの上に重なるように電源供給セル２０が配置されて
いることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイやスタン
ダードセル方式のＬＳＩ（大規模集積回路）などのよう
なセミカスタム集積回路（ＩＣ）に係り、特にそのチッ
プレイアウトに関する。
ダードセル方式のＬＳＩ（大規模集積回路）などのよう
なセミカスタム集積回路（ＩＣ）に係り、特にそのチッ
プレイアウトに関する。
【０００２】
【従来の技術】図６は、従来のセミカスタムＩＣのチッ
プ上で周辺のパッド配置領域の内側の周辺回路領域に配
置される出力バッファ用セル６０のパターンレイアウト
の一例を示している。
プ上で周辺のパッド配置領域の内側の周辺回路領域に配
置される出力バッファ用セル６０のパターンレイアウト
の一例を示している。
【０００３】ここで、出力セル６１…は例えば二段接続
されたインバータ回路からなる。一般に、出力セル単体
の出力電流では不足するような大電流出力が必要な場
合、２個の出力セル６１…を並列接続するという手法が
とられる。即ち、２個の出力セル６１…の各入力が配線
６２により共通に接続され、各出力が配線６３によりパ
ッド６４に共通に接続されている。この場合、一方側の
出力セル６１に対応するパッド配置領域にはパッド６４
が配置されているが、他方側の出力セル６１に対応する
パッド配置領域はパッドが配置されていないスペース
（パッド空きスペース６５）となっている。同様に、複
数の入力セルを並列接続した場合にもパッドが配置され
ていないスペース（パッド空きスペース）が生じる。
されたインバータ回路からなる。一般に、出力セル単体
の出力電流では不足するような大電流出力が必要な場
合、２個の出力セル６１…を並列接続するという手法が
とられる。即ち、２個の出力セル６１…の各入力が配線
６２により共通に接続され、各出力が配線６３によりパ
ッド６４に共通に接続されている。この場合、一方側の
出力セル６１に対応するパッド配置領域にはパッド６４
が配置されているが、他方側の出力セル６１に対応する
パッド配置領域はパッドが配置されていないスペース
（パッド空きスペース６５）となっている。同様に、複
数の入力セルを並列接続した場合にもパッドが配置され
ていないスペース（パッド空きスペース）が生じる。
【０００４】図７は、従来のセミカスタムＩＣのチップ
上で周辺のパッド配置領域の内側の周辺回路領域に配置
される内部回路駆動用セル７１のパターンレイアウトの
一例を示している。
上で周辺のパッド配置領域の内側の周辺回路領域に配置
される内部回路駆動用セル７１のパターンレイアウトの
一例を示している。
【０００５】この内部回路駆動用セル７１は例えば二段
接続されたインバータ回路からなり、配線７２により内
部回路と接続されている。一般に、大きな負荷を持つク
ロックラインを駆動させるために大電流出力が必要な場
合や、バッファがスイッチングする時の電源ノイズを考
慮しなければならない場合は、内部回路駆動用セル７１
を周辺回路領域に配置するという手法がとられる。この
場合、内部回路駆動用セル７１はパッドとの接続が不要
であるので、内部回路駆動用セル７１に対応するパッド
配置領域はパッド空きスペース７３となっている。
接続されたインバータ回路からなり、配線７２により内
部回路と接続されている。一般に、大きな負荷を持つク
ロックラインを駆動させるために大電流出力が必要な場
合や、バッファがスイッチングする時の電源ノイズを考
慮しなければならない場合は、内部回路駆動用セル７１
を周辺回路領域に配置するという手法がとられる。この
場合、内部回路駆動用セル７１はパッドとの接続が不要
であるので、内部回路駆動用セル７１に対応するパッド
配置領域はパッド空きスペース７３となっている。
【０００６】ところで、近年、微細化技術の発達によ
り、ＬＳＩの集積度が向上するにつれてチップの端子数
はますます増加の傾向にある。一方、配線による寄生イ
ンダクタンスや出力セルの出力線に接続された負荷容量
からなる共振回路によって、駆動時に電源線、出力線に
大きな電圧変動が生じ、その結果、電源電圧が変動し、
同じ電源線に接続されている他の素子の誤動作やＣＭＯ
Ｓ回路のラッチアップ現象を誘発するという問題が生じ
る。これを防止するために、電源電圧を安定化する目的
でチップの電源端子数も増加の傾向にある。
り、ＬＳＩの集積度が向上するにつれてチップの端子数
はますます増加の傾向にある。一方、配線による寄生イ
ンダクタンスや出力セルの出力線に接続された負荷容量
からなる共振回路によって、駆動時に電源線、出力線に
大きな電圧変動が生じ、その結果、電源電圧が変動し、
同じ電源線に接続されている他の素子の誤動作やＣＭＯ
Ｓ回路のラッチアップ現象を誘発するという問題が生じ
る。これを防止するために、電源電圧を安定化する目的
でチップの電源端子数も増加の傾向にある。
【０００７】しかし、前記したような従来のセミカスタ
ムＩＣにおいては、多数使用される入出力セルの一部や
内部回路駆動用セル７１には前記したようなパッド空き
スペース６５や７３が有るにも拘らず、その領域を有効
に利用していなかった。
ムＩＣにおいては、多数使用される入出力セルの一部や
内部回路駆動用セル７１には前記したようなパッド空き
スペース６５や７３が有るにも拘らず、その領域を有効
に利用していなかった。
【０００８】このような状態で上記セミカスタムＩＣを
使用する上で必要な所定の端子数を実現しても、電源端
子数の増加に伴ってチップ面積が必要以上に増大してし
まい、結果として、チップの製造コストが高くなるとい
う問題があった。
使用する上で必要な所定の端子数を実現しても、電源端
子数の増加に伴ってチップ面積が必要以上に増大してし
まい、結果として、チップの製造コストが高くなるとい
う問題があった。
【０００９】
【発明が解決しようとする課題】上記したように従来の
セミカスタム集積回路は、パッド空きスペースが有るに
も拘らずその領域を有効に利用していないので、チップ
面積が必要以上に大きくなってしまい、チップの製造コ
ストが高くなるという問題があった。
セミカスタム集積回路は、パッド空きスペースが有るに
も拘らずその領域を有効に利用していないので、チップ
面積が必要以上に大きくなってしまい、チップの製造コ
ストが高くなるという問題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、電源端子数を増加させる場合にパッド空きス
ペースを有効に利用でき、電源端子数の増加に伴ってチ
ップ面積が必要以上に増大することを防止し、チップの
製造コストを抑制し得るセミカスタム集積回路を提供す
ることを目的とする。
たもので、電源端子数を増加させる場合にパッド空きス
ペースを有効に利用でき、電源端子数の増加に伴ってチ
ップ面積が必要以上に増大することを防止し、チップの
製造コストを抑制し得るセミカスタム集積回路を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明は、チップ周辺の
パッド配置領域にパッドが配置され、その内側の領域に
周辺回路セルが配置され、さらに、その内側の領域に内
部回路が配置され、上記周辺回路セル上に重なるように
電源ラインが配置されるセミカスタム集積回路におい
て、上記周辺回路セルの配置領域でパッドとの接続が不
要であるセルの上に重なるように電源供給セルが配置さ
れていることを特徴とする。
パッド配置領域にパッドが配置され、その内側の領域に
周辺回路セルが配置され、さらに、その内側の領域に内
部回路が配置され、上記周辺回路セル上に重なるように
電源ラインが配置されるセミカスタム集積回路におい
て、上記周辺回路セルの配置領域でパッドとの接続が不
要であるセルの上に重なるように電源供給セルが配置さ
れていることを特徴とする。
【００１２】
【作用】周辺回路セルの配置領域でパッドとの接続が不
要である特定のセルの上に重なるように電源供給セルが
配置されており、特定のセルに対応するパッド空きスペ
ースが有効に利用されている。従って、大電流入出力バ
ッファの駆動時に電源線、出力線に大きな電圧変動が生
じることを防止するために、電源電圧を安定化する目的
でチップの電源端子数を増加させた場合でも、チップ面
積が必要以上に増大することを防止し、チップの製造コ
ストを低減することが可能になる。しかも、大電流入出
力バッファ用のセルに対してその上に配置された電源供
給セルおよび電源ラインを通じて電源を供給することが
可能になり、バッファ駆動時の電源線に生じる電圧変動
を抑制し、同じ電源線に接続されている他の素子の誤動
作やＣＭＯＳ回路のラッチアップ現象の誘発を抑制する
ことができる。
要である特定のセルの上に重なるように電源供給セルが
配置されており、特定のセルに対応するパッド空きスペ
ースが有効に利用されている。従って、大電流入出力バ
ッファの駆動時に電源線、出力線に大きな電圧変動が生
じることを防止するために、電源電圧を安定化する目的
でチップの電源端子数を増加させた場合でも、チップ面
積が必要以上に増大することを防止し、チップの製造コ
ストを低減することが可能になる。しかも、大電流入出
力バッファ用のセルに対してその上に配置された電源供
給セルおよび電源ラインを通じて電源を供給することが
可能になり、バッファ駆動時の電源線に生じる電圧変動
を抑制し、同じ電源線に接続されている他の素子の誤動
作やＣＭＯＳ回路のラッチアップ現象の誘発を抑制する
ことができる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明に係るセミカスタムＩＣの
一実施例におけるチップレイアウトを示している。
に説明する。図１は、本発明に係るセミカスタムＩＣの
一実施例におけるチップレイアウトを示している。
【００１４】図１に示すチップ１１において、チップ周
辺のパッド配置領域にパッド１２…が配置され、その内
側の周辺回路領域に入出力回路セルなどの周辺回路セル
１３…が一定ピッチで配置され、さらに、その内側の領
域に内部回路１４が配置されている。そして、上記周辺
回路セル１３…上に重なるように電源ライン１５が配置
されている。
辺のパッド配置領域にパッド１２…が配置され、その内
側の周辺回路領域に入出力回路セルなどの周辺回路セル
１３…が一定ピッチで配置され、さらに、その内側の領
域に内部回路１４が配置されている。そして、上記周辺
回路セル１３…上に重なるように電源ライン１５が配置
されている。
【００１５】そして、本実施例では、上記周辺回路領域
でパッド１２との接続が不要である入出力セルおよび／
または内部回路駆動用セルの上に重なるように電源供給
セルが配置されている。
でパッド１２との接続が不要である入出力セルおよび／
または内部回路駆動用セルの上に重なるように電源供給
セルが配置されている。
【００１６】図２は、図１中の周辺回路領域における出
力バッファ用セルと、その上に重なるように配置された
電源ラインおよび電源供給セルのパターンレイアウトの
一例を示している。ここで、６０は出力バッファ用セ
ル、１５１はＶDD電源ライン、１５２はＶSS電源（接地
電位）ライン、２０は電源供給セルである。
力バッファ用セルと、その上に重なるように配置された
電源ラインおよび電源供給セルのパターンレイアウトの
一例を示している。ここで、６０は出力バッファ用セ
ル、１５１はＶDD電源ライン、１５２はＶSS電源（接地
電位）ライン、２０は電源供給セルである。
【００１７】上記出力バッファ用セル６０は、例えば図
６を参照して前述した従来例と同様に、二段接続された
インバータ回路からなる出力セル６１が用いられてい
る。そして、出力セル単体の出力電流では不足するよう
な大電流出力が必要な場合、２個の出力セル６１を並列
接続するという手法がとられる。即ち、２個の出力セル
６１の各入力が配線６２により共通に接続され、各出力
が配線６３によりパッドに共通に接続されている。この
場合、一方側の出力セル６１に対応するパッド配置領域
にはパッド１２が配置されているが、他方側の出力セル
６１に対応するパッド配置領域はパッドが配置されてい
ないスペース（パッド空きスペース）となっている。
６を参照して前述した従来例と同様に、二段接続された
インバータ回路からなる出力セル６１が用いられてい
る。そして、出力セル単体の出力電流では不足するよう
な大電流出力が必要な場合、２個の出力セル６１を並列
接続するという手法がとられる。即ち、２個の出力セル
６１の各入力が配線６２により共通に接続され、各出力
が配線６３によりパッドに共通に接続されている。この
場合、一方側の出力セル６１に対応するパッド配置領域
にはパッド１２が配置されているが、他方側の出力セル
６１に対応するパッド配置領域はパッドが配置されてい
ないスペース（パッド空きスペース）となっている。
【００１８】一方、前記電源供給セル２０は、電源パッ
ド１２と、この電源パッド１２を前記ＶDD電源ライン１
５１に接続するための配線２２およびコンタクトホール
２３を有する。この場合、電源パッド１２は、前記出力
セルに対応するパッド空きスペースに配置されている。
また、複数の入力セルを並列に接続した場合に生じるパ
ッド空きスペースにも電源供給セルを配置することがで
きる。図３は、図２の出力バッファ用セル６０、ＶDD電
源ライン１５１および電源供給セル２０の配線層の断面
構造の一例を示す図である。
ド１２と、この電源パッド１２を前記ＶDD電源ライン１
５１に接続するための配線２２およびコンタクトホール
２３を有する。この場合、電源パッド１２は、前記出力
セルに対応するパッド空きスペースに配置されている。
また、複数の入力セルを並列に接続した場合に生じるパ
ッド空きスペースにも電源供給セルを配置することがで
きる。図３は、図２の出力バッファ用セル６０、ＶDD電
源ライン１５１および電源供給セル２０の配線層の断面
構造の一例を示す図である。
【００１９】３０は半導体基板（例えばシリコン基
板）、３１は基板表層部の一部に拡散形成された出力セ
ル用ＭＯＳトランジスタのドレイン・ソース領域、３２
は基板表面に形成されたゲート絶縁膜、３３は出力セル
用ＭＯＳトランジスタのゲート電極、３４は上記ドレイ
ン・ソース領域３１に接続された一層目の金属配線、３
５は層間絶縁層、３６はＶDD電源ライン１５１用の二層
目の金属配線、１２は電源供給セル２０の電源パッド、
２３は層間絶縁層３５に開口されたコンタクトホール、
２２は上記コンタクトホール２３を通じて電源パッド１
２とＶDD電源ライン１５１用の二層目の金属配線３６と
を接続するための三層目の金属配線、３７は表面保護膜
である。ここで、電源供給セル２０を構成する電源パッ
ド１２および三層目の金属配線２２は、その他の素子や
配線層とは層間絶縁層３５により分離されており、短絡
などの不具合は生じない。
板）、３１は基板表層部の一部に拡散形成された出力セ
ル用ＭＯＳトランジスタのドレイン・ソース領域、３２
は基板表面に形成されたゲート絶縁膜、３３は出力セル
用ＭＯＳトランジスタのゲート電極、３４は上記ドレイ
ン・ソース領域３１に接続された一層目の金属配線、３
５は層間絶縁層、３６はＶDD電源ライン１５１用の二層
目の金属配線、１２は電源供給セル２０の電源パッド、
２３は層間絶縁層３５に開口されたコンタクトホール、
２２は上記コンタクトホール２３を通じて電源パッド１
２とＶDD電源ライン１５１用の二層目の金属配線３６と
を接続するための三層目の金属配線、３７は表面保護膜
である。ここで、電源供給セル２０を構成する電源パッ
ド１２および三層目の金属配線２２は、その他の素子や
配線層とは層間絶縁層３５により分離されており、短絡
などの不具合は生じない。
【００２０】図４は、図１中の周辺回路領域における内
部回路駆動用セルと、その上に重なるように配置された
電源ラインおよび電源供給セルのパターンレイアウトの
一例を示している。
部回路駆動用セルと、その上に重なるように配置された
電源ラインおよび電源供給セルのパターンレイアウトの
一例を示している。
【００２１】ここで、内部回路駆動用セル７１は、例え
ば図７を参照して前述した従来例と同様に、二段接続さ
れたインバータ回路からなり、配線７２により内部回路
と接続されている。そして、大きな負荷を持つクロック
ラインを駆動させるために大電流出力が必要な場合や、
バッファがスイッチングする時の電源ノイズを考慮しな
ければならない場合は、内部回路駆動用セル７１を周辺
回路領域に配置するという手法がとられる。この場合、
内部回路駆動用セル７１は外部とのインターフェースの
ための入出力用パッドが不要であるので、内部回路駆動
用セル７１に対応するパッド配置領域はパッド空きスペ
ースとなっている。
ば図７を参照して前述した従来例と同様に、二段接続さ
れたインバータ回路からなり、配線７２により内部回路
と接続されている。そして、大きな負荷を持つクロック
ラインを駆動させるために大電流出力が必要な場合や、
バッファがスイッチングする時の電源ノイズを考慮しな
ければならない場合は、内部回路駆動用セル７１を周辺
回路領域に配置するという手法がとられる。この場合、
内部回路駆動用セル７１は外部とのインターフェースの
ための入出力用パッドが不要であるので、内部回路駆動
用セル７１に対応するパッド配置領域はパッド空きスペ
ースとなっている。
【００２２】一方、前記電源供給セル２０は、電源パッ
ド１２と、この電源パッド１２を前記ＶDD電源ライン１
５１に接続するための配線２２およびコンタクトホール
２３を有する。この場合、電源パッド１２は、前記内部
回路駆動用セル７１に対応するパッド空きスペースに配
置されている。また、上記電源パッド１２および配線２
２は、内部回路駆動用セル７１やＶDD電源ライン１５１
とは異なる配線層に形成され、その他の素子や配線層と
は層間絶縁層により分離されており、短絡などの不具合
は生じない。
ド１２と、この電源パッド１２を前記ＶDD電源ライン１
５１に接続するための配線２２およびコンタクトホール
２３を有する。この場合、電源パッド１２は、前記内部
回路駆動用セル７１に対応するパッド空きスペースに配
置されている。また、上記電源パッド１２および配線２
２は、内部回路駆動用セル７１やＶDD電源ライン１５１
とは異なる配線層に形成され、その他の素子や配線層と
は層間絶縁層により分離されており、短絡などの不具合
は生じない。
【００２３】上記したように、本実施例のセミカスタム
ＩＣによれば、周辺回路セルの配置領域でパッドとの接
続が不要である特定のセルの上に重なるように電源供給
セルが配置されており、特定のセルに対応するパッド空
きスペースが有効に利用されている。従って、大電流入
出力バッファの駆動時に電源線、出力線に大きな電圧変
動が生じることを防止するために、電源電圧を安定化す
る目的でチップの電源端子数を増加させた場合でも、チ
ップ面積が必要以上に増大することを防止し、チップの
製造コストを低減することが可能になる。しかも、大電
流入出力バッファ用セルに対してその上に配置された電
源供給セルおよび電源ラインを通じて電源を供給するこ
とが可能になり、バッファ駆動時の電源線に生じる電圧
変動を抑制し、同じ電源線に接続されている他の素子の
誤動作やＣＭＯＳ回路のラッチアップ現象の誘発を抑制
することができる。
ＩＣによれば、周辺回路セルの配置領域でパッドとの接
続が不要である特定のセルの上に重なるように電源供給
セルが配置されており、特定のセルに対応するパッド空
きスペースが有効に利用されている。従って、大電流入
出力バッファの駆動時に電源線、出力線に大きな電圧変
動が生じることを防止するために、電源電圧を安定化す
る目的でチップの電源端子数を増加させた場合でも、チ
ップ面積が必要以上に増大することを防止し、チップの
製造コストを低減することが可能になる。しかも、大電
流入出力バッファ用セルに対してその上に配置された電
源供給セルおよび電源ラインを通じて電源を供給するこ
とが可能になり、バッファ駆動時の電源線に生じる電圧
変動を抑制し、同じ電源線に接続されている他の素子の
誤動作やＣＭＯＳ回路のラッチアップ現象の誘発を抑制
することができる。
【００２４】図５は、図１中の周辺回路領域における内
部回路駆動用セルと、その上に重なるように配置された
電源ラインおよび電源供給セルのパターンレイアウトの
他の例を示している。
部回路駆動用セルと、その上に重なるように配置された
電源ラインおよび電源供給セルのパターンレイアウトの
他の例を示している。
【００２５】この例は、図４に示した例と比べて、電源
供給セル２０の配線２２´が前記ＶSS電源ライン１５２
と同じ配線層の配線により形成されると共に電源パッド
１２をＶSS電源ライン１５２に接続している点が異な
り、その他は同じであるので図４中と同一符号を付して
いる。この例でも、上記例と同様の効果が得られる。
供給セル２０の配線２２´が前記ＶSS電源ライン１５２
と同じ配線層の配線により形成されると共に電源パッド
１２をＶSS電源ライン１５２に接続している点が異な
り、その他は同じであるので図４中と同一符号を付して
いる。この例でも、上記例と同様の効果が得られる。
【００２６】
【発明の効果】上述したように本発明によれば、電源端
子数を増加させる場合にパッド空きスペースを有効に利
用でき、電源端子数の増加に伴ってチップ面積が必要以
上に増大することを防止し、チップの製造コストを抑制
し得るセミカスタム集積回路を実現することができる。
子数を増加させる場合にパッド空きスペースを有効に利
用でき、電源端子数の増加に伴ってチップ面積が必要以
上に増大することを防止し、チップの製造コストを抑制
し得るセミカスタム集積回路を実現することができる。
【図１】本発明に係るセミカスタムＩＣの一実施例にお
けるチップレイアウトを示す図。
けるチップレイアウトを示す図。
【図２】図１中の周辺回路領域における出力バッファ用
セルとその上に重なるように配置された電源ラインおよ
び電源供給セルのパターンレイアウトの一例を示す図。
セルとその上に重なるように配置された電源ラインおよ
び電源供給セルのパターンレイアウトの一例を示す図。
【図３】図２の出力バッファ用セルおよび電源ラインお
よび電源供給セルの配線層の断面構造の一例を示す図。
よび電源供給セルの配線層の断面構造の一例を示す図。
【図４】図１中の周辺回路領域における内部回路駆動用
セルとその上に重なるように配置された電源ラインおよ
び電源供給セルのパターンレイアウトの一例を示す図。
セルとその上に重なるように配置された電源ラインおよ
び電源供給セルのパターンレイアウトの一例を示す図。
【図５】図１中の周辺回路領域における内部回路駆動用
セルとその上に重なるように配置された電源ラインおよ
び電源供給セルのパターンレイアウトの他の例を示す
図。
セルとその上に重なるように配置された電源ラインおよ
び電源供給セルのパターンレイアウトの他の例を示す
図。
【図６】従来のセミカスタムＩＣにおける出力バッファ
用セルのパターンレイアウトを示す図。
用セルのパターンレイアウトを示す図。
【図７】従来のセミカスタムＩＣにおける内部回路駆動
用セルのパターンレイアウトを示す図。
用セルのパターンレイアウトを示す図。
１１…チップ、１２…パッド、１３…周辺回路セル、１
４…内部回路、１５…電源ライン、１５１…ＶDD電源ラ
イン、１５２…ＶSS電源ライン、２０…電源供給セル、
２２、２２´…配線、２３…コンタクトホール、３０…
半導体基板、３１…出力セル用ＭＯＳトランジスタのド
レイン・ソース領域、３２…ゲート絶縁膜、３３…出力
セル用ＭＯＳトランジスタのゲート電極、３４…一層目
の金属配線、３５…層間絶縁層、３６…二層目の金属配
線、３７…表面保護膜、６０…出力バッファ用セル、６
２…入力配線、６３…出力配線、６４…出力セル用パッ
ド、７１…内部回路駆動用セル、７２…内部回路接続用
配線。
４…内部回路、１５…電源ライン、１５１…ＶDD電源ラ
イン、１５２…ＶSS電源ライン、２０…電源供給セル、
２２、２２´…配線、２３…コンタクトホール、３０…
半導体基板、３１…出力セル用ＭＯＳトランジスタのド
レイン・ソース領域、３２…ゲート絶縁膜、３３…出力
セル用ＭＯＳトランジスタのゲート電極、３４…一層目
の金属配線、３５…層間絶縁層、３６…二層目の金属配
線、３７…表面保護膜、６０…出力バッファ用セル、６
２…入力配線、６３…出力配線、６４…出力セル用パッ
ド、７１…内部回路駆動用セル、７２…内部回路接続用
配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｄ 8427−4Ｍ Ｅ 8427−4Ｍ
Claims (4)
- 【請求項１】 チップ周辺のパッド配置領域にパッドが
配置され、その内側の領域に周辺回路セルが配置され、
さらに、その内側の領域に内部回路が配置され、上記周
辺回路セル上に重なるように電源ラインが配置されるセ
ミカスタム集積回路において、 上記周辺回路セルの配置領域でパッドとの接続が不要で
あるセルの上に重なるように電源供給セルが配置されて
いることを特徴とするセミカスタム集積回路。 - 【請求項２】 請求項１記載のセミカスタム集積回路に
おいて、前記パッドとの接続が不要であるセルは、並列
接続された入出力セルの一部であることを特徴とするセ
ミカスタム集積回路。 - 【請求項３】 請求項１記載のセミカスタム集積回路に
おいて、前記パッドとの接続が不要であるセルは、内部
回路駆動用セルであることを特徴とするセミカスタム集
積回路。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
セミカスタム集積回路において、前記電源供給セルは、
前記パッドとの接続が不要であるセルに対応するパッド
配置領域に配置された電源パッドと、この電源パッドを
前記電源ラインに接続するための配線を有することを特
徴とするセミカスタム集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23803691A JP3464802B2 (ja) | 1991-09-18 | 1991-09-18 | セミカスタム集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23803691A JP3464802B2 (ja) | 1991-09-18 | 1991-09-18 | セミカスタム集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574945A true JPH0574945A (ja) | 1993-03-26 |
| JP3464802B2 JP3464802B2 (ja) | 2003-11-10 |
Family
ID=17024222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23803691A Expired - Fee Related JP3464802B2 (ja) | 1991-09-18 | 1991-09-18 | セミカスタム集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3464802B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009150775A1 (ja) * | 2008-06-10 | 2009-12-17 | パナソニック株式会社 | 半導体集積回路 |
| JP2015532530A (ja) * | 2012-09-26 | 2015-11-09 | ベイサンド インコーポレーテッドＢａｙｓａｎｄ Ｉｎｃ． | 集積回路に用いるフレキシブルで実装効率の良い入出力回路素子 |
-
1991
- 1991-09-18 JP JP23803691A patent/JP3464802B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009150775A1 (ja) * | 2008-06-10 | 2009-12-17 | パナソニック株式会社 | 半導体集積回路 |
| US8669593B2 (en) | 2008-06-10 | 2014-03-11 | Panasonic Corporation | Semiconductor integrated circuit |
| JP2015532530A (ja) * | 2012-09-26 | 2015-11-09 | ベイサンド インコーポレーテッドＢａｙｓａｎｄ Ｉｎｃ． | 集積回路に用いるフレキシブルで実装効率の良い入出力回路素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3464802B2 (ja) | 2003-11-10 |
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