JPH0574968B2 - - Google Patents
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- JPH0574968B2 JPH0574968B2 JP59097644A JP9764484A JPH0574968B2 JP H0574968 B2 JPH0574968 B2 JP H0574968B2 JP 59097644 A JP59097644 A JP 59097644A JP 9764484 A JP9764484 A JP 9764484A JP H0574968 B2 JPH0574968 B2 JP H0574968B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、一般的には、信号の振れが小さく、
従つて回路遅延時間が小さい、補償された電流ス
イツチ・エミツタ・フオロア（CCSEF）論理回
路網に係り、具体的には、アツプ及びダウン論理
レベルが常に基準レベルに関して正確に対称であ
るように制御される、そのような論理回路網に係
り、更に具体的には、基準電圧がチツプの外部か
ら供給され、回路網を形成している種々の回路の
ノイズ・マージンに影響を与えることなく論理信
号の振れが或る狭い範囲に保たれる、そのような
論理回路網に係る。 ［従来技術］ CCSEF論理回路については、かなり以前から
知られている。そのような論理回路の１例が、
IEEE Journal of Solid−State Circuits第SC−
８巻、第５号、1973年10月、第362頁乃至第367頁
におけるMuller等による“Fully Compensated
Emitter−Coupled Logic：Eliminating the
Drawbacks of Conventional ECL”と題する論
文に記載されており、添付図面の第２図に示され
ている。その回路においては、入力トランジスタ
１３及び１４が相互に並列に結合されている。ト
ランジスタ１３及び１４のベースは、２つの入力
論理信号が加えられる入力端子IN１及びIN２に
接続されている。トランジスタ１３及び１４の共
通接続されているコレクタは、正の電原電圧VCC
が加えられる端子に抵抗２２を経て結合されてい
る。トランジスタ１３及び１４は第３のトランジ
スタ１８と差動増幅回路を構成するように接続さ
れており、トランジスタ１８のコレクタは抵抗２
１を経てVCC端子に結合されている。トランジス
タ１８のベースは論理レベル基準電位VRに接続
されている。該基準電位VRは、他の電位も用い
られるが、ここでは接地電位であると仮定する。
シヨツトキ障壁ダイオード１９及び２０は、トラ
ンジスタ１８のコレクタに接続された抵抗１５の
一端とトランジスタ１３及び１４の共通接続コレ
クタとの間に、互いに逆向きに並列に接続されて
いる。３つの全てのトランジスタ１３，１４及び
１８のエミツタはトランジスタ１６のコレクタに
接続され、トランジスタ１６は差動増幅回路のた
めの定電流源として働く。トランジスタ１６のエ
ミツタは、負の電源電圧VEEが加えられる電源端
子に、抵抗１７を経て接続されている。基準電圧
VCSがトランジスタ１６のベースに供給される。
VCSが変化すると、アツプ及びダウン出力論理レ
ベルも同時に変化する。２つの出力トランジスタ
１１及び２３が設けられており、それらはエミツ
タ・フオロワ構成になるように接続され、それら
のエミツタが各々抵抗１２及び２４を経て定電位
VTに結合されている。トランジスタ１１へのベ
ース入力はトランジスタ１３及び１４の共通接続
コレクタから供給され、トランジスタ２３へのベ
ース入力はトランジスタ１８のコレクタから供給
される。トランジスタ１１及び２３のエミツタは
各々出力端子OUT２及びOUT１に接続されてい
る。 動作において、端子IN１及びIN２に加えられ
る入力信号の少くとも１つがアツプ（正）状態で
あるとき、対応するトランジスタ１３又は１４が
ターン・オンされ、定電流源トランジスタ１６を
経て流れる電流の殆どが各々のトランジスタ１３
又は１４及び抵抗２２を経て流れる。そのとき、
トランジスタ１８はオフであり、トランジスタ２
３はオンであり、端子OUT１上の出力信号がア
ツプ・レベルになる。トランジスタ１１のベース
における電圧はトランジスタ２３のベースにおけ
る電圧よりも低く、従つて端子OUT２はダウ
ン・レベルにある。このようにして、入力端子
IN１及びIN２上の信号の論理ORが端子OUT１
上に生じ、それらの信号の論理NORが端子OUT
２上に生じる。 トランジスタ１８は、トランジスタ１３及び１
４の一方のベースにアツプ・レベルが加えられた
場合に、ターン・オフされ、その場合には、トラ
ンジスタ１８のコレクタの電位がシヨツトキ障壁
ダイオード１９により負の方向に降下する。同様
に、両方の入力端子IN１及びIN２にダウン・レ
ベル信号が加えられて、トランジスタ１８がオン
になり、両トランジスタ１３及び１４がオフにな
つた場合には、トランジスタ１３及び１４の共通
接続コレクタの電位がシヨツトキ障壁ダイオード
２０により負の方向に降下する。これは、回路に
おける電圧の振れを制限して、該回路におけるス
イツチング（遅延）時間を減少させる。 通常、単一の集積回路チツプ上には、第２図に
示されている回路の如き回路が多数設けられる。
従来技術による或る方法においては、チツプ上の
全の論理回路の全ての電流源トランジスタによつ
て用いられるための電圧VCSを供給する基準電圧
ジエネレータを各チツプ上に設けることが行われ
ていた。この方法は、複数のチツプより成る論理
回路網内で電源電圧VCSに変動が生じ得ること、
そして抵抗値等の相違の如き相違がチツプ間に生
じることによつて、チツプが異なる毎にアツプ及
びダウン出力レベルが異なる場合があるという欠
点を有する。従つて、チツプ間で良好な通信を得
るためには、アツプ及びダウン出力レベル間に比
較的大きな差を維持しなければならない。第２図
の回路においては、アツプ及びダウン・レベル間
の差は、シヨツトキ障壁ダイオード１９及び２０
の一方の両端における電圧降下及び抵抗１５の両
端における電圧降下によつて決定される。従つ
て、この従来技術を用いてアツプ及びダウン・レ
ベル間に充分に大きな差を設けるためには、抵抗
１５が比較的大きな値を有していなければならな
い。 従来、第２図におけるVCSの如き電流源制御電
位を生ぜしめるために種々の回路が提案されてい
る。１つの簡単な方法は、ダイオードの陰極を
VEEに接続し、ダイオードの陽極をVCSが供給さ
れるべき端子に、そして又抵抗を経てVCCに接続
することである。直列に接続された複数のダイオ
ードを用いてもよい。しかしながら、この技術
は、このようにして生じたVCSがVCCにおける変
化をトラツキングしないという欠点を有してい
る。もう１つの方法は、電圧分割点がVCS端子に
接続された電圧分割回路の構成になるように、単
に２つの抵抗をVCCとVEEとの間に直列に接続す
ることである。VCC及びVEEの両方における変化
をこのようにしてトラツキングすることはできる
が、実際において温度に対する補償は何ら成され
ていない。いずれの場合にも、生じたVCSの値が
両方の電源レベル及び温度における変化に対して
完全に補償されていないために、そのようにして
生じた電流源制御電位を用いる回路によつて生じ
るアツプ及びダウン・レベルは、論理信号基準レ
ベル（第２図の回路の場合には、接地電位）に関
して非対称にシフトする傾向がある。これは、回
路のノイズ・マージンに悪影響を与えるので、望
ましくない現象である。 ［発明が解決しようとする問題点］ 本発明の目的は、複数の論理回路のために単一
の電流源制御電位ジエネレータが設けられ、回路
網を構成している種々の回路のノイズ・マージン
に悪影響を与えることなく小さな論理信号の振れ
を用いることができる。CCSEF論理回路を用い
た論理回路網を設けることである。 本発明の他の目的は、複数の論理回路のために
単一の電流源制御電位ジエネレータが設けられ、
該電流源制御電位ジエネレータは正及び負の両方
の電源並びに温度における変動に対する補償を含
んでいる、そのような回路網を提供することであ
る。 ［問題点を解決するための手段］ 本発明は、論理回路により発生されるアツプ及
びダウン論理レベルを制御電位に応答してシフト
させるシフト手段を各々含んでいる複数の論理回
路と、上記論理回路の各々により発生される上記
アツプ及びダウン論理レベルを論理信号基準電位
に関して対称関係に維持するレベルで上記制御電
位を上記シフト手段の各々に供給する手段とを有
する、論理回路網を提供する。 好ましくは、上記論理回路の各々は、論理信号
スイツチング部分と、該論理信号スイツチング部
分に電流を供給する電流源とを有する、CCSEF
回路であり、上記電流源の制御入力に制御電位が
供給される。上記論理信号スイツチング部分は、
エミツタ・フオロワ出力トランジスタを駆動する
差動増幅回路の構成を用いている。上記電流源が
シフト機能を行う。制御電位を供給する手段は、
論理回路におけるアツプ及びダウン論理レベルに
おける変動をトラツキングする論理レベル・トラ
ツキング信号を生ぜしめるための回路として実現
される。これは、論理回路から出力信号を所定の
状態（本明細書に記載の好実施例においては、ア
ツプ・レベル）で生じる、１つの論理回路の一部
分をシミユレートすることにより行つてもよい。
本明細書においては、“シミユレートする”とい
うことは、１つの論理回路における問題の出力信
号を生じる部分と同一の動作構成即ち等価回路を
有している回路が形成されることを意味する。本
発明を用いることにより、論理回路のアツプ及び
ダウン・レベルが常に論理レベル基準電位（接地
電位）に関して対称関係に維持されるので、アツ
プ及びダウン論理レベル間に小さな差を用いるこ
とができる。 ［実施例］ 第１図は、本発明に従つて構成された電流源制
御電位ジエネレータ３０のブロツク図を示してい
る。その回路は、３つの部分、即ちシミユレート
されたCCSEF回路３１、差動増幅回路３２、及
びレベル・シフタ／バツフア回路３３を含む。
VCSが、レベル・シフタ／バツフア回路３３の出
力上に生じ、上記ジエネレータが用いられている
回路網全体に亘る多くの異なる論理回路に加えら
れる。上記回路網は、異なるチツプ上の回路を含
むこともある。VCSは又、シミユレートされた
CCSEF回路３１の入力にフイード・バツクされ
る。シミユレートされたCCSEF回路３１の機能
は、論理レベル・トラツキング信号VR′を生じる
ことである。論理レベル・トラツキング信号
VR′は、VCC及びVEEが好ましい値である場合に、
所与の温度において、論理信号基準電位VRに等
しく、又該信号VR′は、さもなくば、VCSを用い
た回路におけるアツプ・レベル及びダウン・レベ
ルをVRに関して対称に維持するようにVRから離
れる。アツプ及びダウン論理レベルがVRに関し
て対称である場合には、それらの間に最小の電位
差を用いることができることが容易に理解され
る。 次に、第３図を参照して、本発明の電流源制御
電位ジエネレータの一実施例について説明する。
シミユレートされたCCSEF回路３１は、任意の
或る時間において活動状態にあるCCSEF回路の
部分をシミユレートすることにより、即ち出力ア
ツプ論理レベルを生じるために要する回路の部分
をシミユレートすることにより、構成されてい
る。これは、トランジスタ４１及び４７、抵抗４
２，４３及び４６、並びにシヨツトキ障壁ダイオ
ード４４を含む回路構成素子を、第２図における
電流源トランジスタ１６、抵抗１７、トランジス
タ１３及び１４の中の一方、シヨツトキ障壁ダイ
オード１９、抵抗２１及び２２、エミツタ・フオ
ロワ・トランジスタ２３、並びに出力抵抗２４の
回路と等価の構成で配置することによつて行われ
る。（第３図において、対応する素子によりシミ
ユレートされている第２図の構成素子の参照番号
が括弧内に示されている。）トランジスタ１３及
び１４の中の一方に対応する実際の構成素子は第
３図に示されておらず、配線接続だけが示されて
いる。これは、バイポーラ・トランジスタがその
活動領域にあるとき、該バイポーラ・トランジス
タにおけるベース電流が極めて小さく、又コレク
タ電流がエミツタ電流に略等しいということによ
る。従つて、そのようなベース電流の影響は、多
くの場合、無視し得るものと考えることができ
る。しかしながら、所望であれば、トランジスタ
１３又は１４の存在がシミユレートされるよう
に、第３図におけるトランジスタ４１に直列にト
ランジスタを挿入し、そのベースにアツプ・レベ
ルを印加することができる。 シミユレートされたCCSEF回路３１において
は、第２図の構成と異なり、第２図の抵抗２４の
代りに、トランジスタ４７のエミツタとVEE端子
との間に直列に接続された３つの抵抗４８，４９
及び５０が配置され、又抵抗４８及び４９の両端
にシヨツトキ障壁ダイオード５１が接続されてい
る。抵抗４８，４９及び５０の値は、標準的条件
（VCC及びVEEの好ましい値、並びに標準的温度）
において、トランジスタ４７のエミツタにおける
電位がトランジスタ２３のエミツタにおける電位
と同一であるように選択されるべきである。 電圧VR′は、抵抗４８及び４９の電圧分割点に
おいて生じる。この電圧は抵抗５２を経てトラン
ジスタ５４に加えられ、該トランジスタ５４は差
動増幅回路の一方の経路を形成し、該増幅回路の
他方の経路はトランジスタ５６により構成され、
該トランジスタ５６のベースは抵抗５８を経て論
理信号基準電圧VR（接地電圧）を受取る。トラン
ジスタ５４及び５６のエミツタは抵抗５７を経て
VEE端子に共通接続されている。トランジスタ５
４及び５６のコレクタは各々抵抗５３及び５５を
経てVCC端子に結合されている。トランジスタ５
６のコレクタにおける差動増幅回路３２の出力は
エミツタ・フオロワ・トランジスタ５９に加えら
れ、該トランジスタ５９は抵抗６０とともにレベ
ル・シフタ／バツフア回路を構成する。所望の電
流源制御電位VCSは、トランジスタ５９のエミツ
タにおいて生じる。 多くの論理回路は通常電位VCSを用いるので、
トランジスタ５９及び該トランジスタを駆動する
差動増幅回路３２のトランジスタ５６は大きな駆
動容量を有しているべきである。しかしながら、
本発明を用いれば、複数の論理回路に対して単一
の電流源制御電位ジエネレータしか設ける必要が
ないので、そのことは何ら問題を生じない。 又、第３図のシミユレートされたCCSEF回路
においては、シヨツトキ障壁ダイオード４４に直
列の抵抗は存在していないことに留意されたい。
これは、本発明の電流源制御電位ジエネレータが
用いられた場合には、アツプ及びダウン論理レベ
ル間に最小の差を用いることができ、即ち抵抗１
５（第２図）は本発明の電流源制御電位ジエネレ
ータにより生じたVCSを用いるCCSEF回路におけ
る短絡回路であつてもよいということによる。従
つて、VUP（アツプ論理レベル）及びVCSWN（ダウ
ン論理レベル）の間の差を、シヨツトキ障壁ダイ
オードにおける電圧降下VSBDに等しくすることが
できる。 第２図及び第３図における両方のCCSEF回路
は電流源基準電位として同じVCSを用いているの
で、トランジスタ４７のエミツタにおける電圧
は、第２図のCCSEF回路におけるアツプ・レベ
ルと同一である。前述の如く、シヨツトキ障壁ダ
イオード１９及び２０は、トランジスタ１８のコ
レクタとトランジスタ１３及び１４のコレクタと
の間に直接接続されているため、VUP−VDOWN＝
VSBDである。従つて、第３図におけるシヨツトキ
障壁ダイオード５１の両端にかかる電圧は、アツ
プ・レベルとダウン・レベルとの間の差に等し
い。抵抗４８及び４９の抵抗値を等しくすること
により、それらの電圧分割点における電位VR′
は、第３図の回路及び第２図の回路の両方の場合
におけるアツプ・レベルとダウン・レベルとの間
の丁度真中になる。従つて、VR′はVUP及びVDOWN
における変動を正確にトラツキングする。VR′
は、差動増幅回路３２により論理信号基準電位
VR（接地電位）と比較される。該増幅回路の信号
は、トランジスタ５９によりシフト及びバツフア
されて、VCSを生じる。 例えば、VUP及びVDOWNがVCCの増加により正に
なりすぎる場合には、VR′が正の方向にシフトす
る。これば、VCSを増加させ、従つてVUP及び
VDOWNがVRに関して対称関係を維持するように、
VUP及びVDOWNを負にシフトさせる。同様に、VUP
及びVDOWNが例えばVEEの低下により負にシフト
する場合には、VCSが低下され、従つてVUP及び
VDOWNが正の方向にシフトされる。同様に、温度
の変動によるレベルの変化に対しても、補償が行
われる。 第３図の回路において、抵抗５２及び５８は、
周波数を補償するために、又振動の発生を防ぐた
めに、設けられている。しかしながら、それらの
要素が重要でない場合には、除いてもよい。 他の回路構成を用いても、本発明の目的を達成
することができる。第４図に示されている回路構
成においては、シヨツトキ障壁ダイオード５１が
除かれており、抵抗６５及び６６の抵抗値が、標
準的条件において、VR′＝VRであるように選択さ
れている。又、電流源トランジスタ６３が、差動
増幅回路のエミツタ経路に挿入されている。該ト
ランジスタ６３は、そのベースにおいてVCSを受
取る。 第５図の回路構成は、入力電圧がゼロであると
き。CCSEF回路の出力がゼロになるということ
を利用している。そのとき、シヨツトキ障壁ダイ
オードの両端には何ら電圧がかからず、従つて第
５図においては、第２図のCCSEF回路のシミユ
レートを簡単にして、それらのダイオードが除か
れている。この場合、抵抗６２の抵抗値は、第２
図における抵抗２２又は第３図における抵抗４６
の抵抗値の半分であるべきである。 以上において、本発明をその好実施例について
説明したが、種々の変更が可能であることは明ら
かである。例えば、VR′がアツプ及びダウン論理
レベルの間の丁度真中ではないように、構成素子
の値を選択することも可能である。これは、エミ
ツタ・ドツテイング（ワイヤード・オア）が用い
られており、ダウン・レベルを正の方向にシフト
させることができる回路に有利に用いられる。そ
のような場合には、VR′を、アツプ及びダウン論
理レベルの間の真中のレベルよりも少し正にする
ことが望ましい。 ［発明の効果］ 本発明によれば、複数の論理回路のために単一
の電流源制御電位ジエネレータが設けられ、回路
網を構成している種々の回路のノイズ・マージン
に悪影響を与えることなく小さな論理信号の振れ
を用いることができる、CCSEF論理回路を用い
た論理回路網が実現される。
従つて回路遅延時間が小さい、補償された電流ス
イツチ・エミツタ・フオロア（CCSEF）論理回
路網に係り、具体的には、アツプ及びダウン論理
レベルが常に基準レベルに関して正確に対称であ
るように制御される、そのような論理回路網に係
り、更に具体的には、基準電圧がチツプの外部か
ら供給され、回路網を形成している種々の回路の
ノイズ・マージンに影響を与えることなく論理信
号の振れが或る狭い範囲に保たれる、そのような
論理回路網に係る。 ［従来技術］ CCSEF論理回路については、かなり以前から
知られている。そのような論理回路の１例が、
IEEE Journal of Solid−State Circuits第SC−
８巻、第５号、1973年10月、第362頁乃至第367頁
におけるMuller等による“Fully Compensated
Emitter−Coupled Logic：Eliminating the
Drawbacks of Conventional ECL”と題する論
文に記載されており、添付図面の第２図に示され
ている。その回路においては、入力トランジスタ
１３及び１４が相互に並列に結合されている。ト
ランジスタ１３及び１４のベースは、２つの入力
論理信号が加えられる入力端子IN１及びIN２に
接続されている。トランジスタ１３及び１４の共
通接続されているコレクタは、正の電原電圧VCC
が加えられる端子に抵抗２２を経て結合されてい
る。トランジスタ１３及び１４は第３のトランジ
スタ１８と差動増幅回路を構成するように接続さ
れており、トランジスタ１８のコレクタは抵抗２
１を経てVCC端子に結合されている。トランジス
タ１８のベースは論理レベル基準電位VRに接続
されている。該基準電位VRは、他の電位も用い
られるが、ここでは接地電位であると仮定する。
シヨツトキ障壁ダイオード１９及び２０は、トラ
ンジスタ１８のコレクタに接続された抵抗１５の
一端とトランジスタ１３及び１４の共通接続コレ
クタとの間に、互いに逆向きに並列に接続されて
いる。３つの全てのトランジスタ１３，１４及び
１８のエミツタはトランジスタ１６のコレクタに
接続され、トランジスタ１６は差動増幅回路のた
めの定電流源として働く。トランジスタ１６のエ
ミツタは、負の電源電圧VEEが加えられる電源端
子に、抵抗１７を経て接続されている。基準電圧
VCSがトランジスタ１６のベースに供給される。
VCSが変化すると、アツプ及びダウン出力論理レ
ベルも同時に変化する。２つの出力トランジスタ
１１及び２３が設けられており、それらはエミツ
タ・フオロワ構成になるように接続され、それら
のエミツタが各々抵抗１２及び２４を経て定電位
VTに結合されている。トランジスタ１１へのベ
ース入力はトランジスタ１３及び１４の共通接続
コレクタから供給され、トランジスタ２３へのベ
ース入力はトランジスタ１８のコレクタから供給
される。トランジスタ１１及び２３のエミツタは
各々出力端子OUT２及びOUT１に接続されてい
る。 動作において、端子IN１及びIN２に加えられ
る入力信号の少くとも１つがアツプ（正）状態で
あるとき、対応するトランジスタ１３又は１４が
ターン・オンされ、定電流源トランジスタ１６を
経て流れる電流の殆どが各々のトランジスタ１３
又は１４及び抵抗２２を経て流れる。そのとき、
トランジスタ１８はオフであり、トランジスタ２
３はオンであり、端子OUT１上の出力信号がア
ツプ・レベルになる。トランジスタ１１のベース
における電圧はトランジスタ２３のベースにおけ
る電圧よりも低く、従つて端子OUT２はダウ
ン・レベルにある。このようにして、入力端子
IN１及びIN２上の信号の論理ORが端子OUT１
上に生じ、それらの信号の論理NORが端子OUT
２上に生じる。 トランジスタ１８は、トランジスタ１３及び１
４の一方のベースにアツプ・レベルが加えられた
場合に、ターン・オフされ、その場合には、トラ
ンジスタ１８のコレクタの電位がシヨツトキ障壁
ダイオード１９により負の方向に降下する。同様
に、両方の入力端子IN１及びIN２にダウン・レ
ベル信号が加えられて、トランジスタ１８がオン
になり、両トランジスタ１３及び１４がオフにな
つた場合には、トランジスタ１３及び１４の共通
接続コレクタの電位がシヨツトキ障壁ダイオード
２０により負の方向に降下する。これは、回路に
おける電圧の振れを制限して、該回路におけるス
イツチング（遅延）時間を減少させる。 通常、単一の集積回路チツプ上には、第２図に
示されている回路の如き回路が多数設けられる。
従来技術による或る方法においては、チツプ上の
全の論理回路の全ての電流源トランジスタによつ
て用いられるための電圧VCSを供給する基準電圧
ジエネレータを各チツプ上に設けることが行われ
ていた。この方法は、複数のチツプより成る論理
回路網内で電源電圧VCSに変動が生じ得ること、
そして抵抗値等の相違の如き相違がチツプ間に生
じることによつて、チツプが異なる毎にアツプ及
びダウン出力レベルが異なる場合があるという欠
点を有する。従つて、チツプ間で良好な通信を得
るためには、アツプ及びダウン出力レベル間に比
較的大きな差を維持しなければならない。第２図
の回路においては、アツプ及びダウン・レベル間
の差は、シヨツトキ障壁ダイオード１９及び２０
の一方の両端における電圧降下及び抵抗１５の両
端における電圧降下によつて決定される。従つ
て、この従来技術を用いてアツプ及びダウン・レ
ベル間に充分に大きな差を設けるためには、抵抗
１５が比較的大きな値を有していなければならな
い。 従来、第２図におけるVCSの如き電流源制御電
位を生ぜしめるために種々の回路が提案されてい
る。１つの簡単な方法は、ダイオードの陰極を
VEEに接続し、ダイオードの陽極をVCSが供給さ
れるべき端子に、そして又抵抗を経てVCCに接続
することである。直列に接続された複数のダイオ
ードを用いてもよい。しかしながら、この技術
は、このようにして生じたVCSがVCCにおける変
化をトラツキングしないという欠点を有してい
る。もう１つの方法は、電圧分割点がVCS端子に
接続された電圧分割回路の構成になるように、単
に２つの抵抗をVCCとVEEとの間に直列に接続す
ることである。VCC及びVEEの両方における変化
をこのようにしてトラツキングすることはできる
が、実際において温度に対する補償は何ら成され
ていない。いずれの場合にも、生じたVCSの値が
両方の電源レベル及び温度における変化に対して
完全に補償されていないために、そのようにして
生じた電流源制御電位を用いる回路によつて生じ
るアツプ及びダウン・レベルは、論理信号基準レ
ベル（第２図の回路の場合には、接地電位）に関
して非対称にシフトする傾向がある。これは、回
路のノイズ・マージンに悪影響を与えるので、望
ましくない現象である。 ［発明が解決しようとする問題点］ 本発明の目的は、複数の論理回路のために単一
の電流源制御電位ジエネレータが設けられ、回路
網を構成している種々の回路のノイズ・マージン
に悪影響を与えることなく小さな論理信号の振れ
を用いることができる。CCSEF論理回路を用い
た論理回路網を設けることである。 本発明の他の目的は、複数の論理回路のために
単一の電流源制御電位ジエネレータが設けられ、
該電流源制御電位ジエネレータは正及び負の両方
の電源並びに温度における変動に対する補償を含
んでいる、そのような回路網を提供することであ
る。 ［問題点を解決するための手段］ 本発明は、論理回路により発生されるアツプ及
びダウン論理レベルを制御電位に応答してシフト
させるシフト手段を各々含んでいる複数の論理回
路と、上記論理回路の各々により発生される上記
アツプ及びダウン論理レベルを論理信号基準電位
に関して対称関係に維持するレベルで上記制御電
位を上記シフト手段の各々に供給する手段とを有
する、論理回路網を提供する。 好ましくは、上記論理回路の各々は、論理信号
スイツチング部分と、該論理信号スイツチング部
分に電流を供給する電流源とを有する、CCSEF
回路であり、上記電流源の制御入力に制御電位が
供給される。上記論理信号スイツチング部分は、
エミツタ・フオロワ出力トランジスタを駆動する
差動増幅回路の構成を用いている。上記電流源が
シフト機能を行う。制御電位を供給する手段は、
論理回路におけるアツプ及びダウン論理レベルに
おける変動をトラツキングする論理レベル・トラ
ツキング信号を生ぜしめるための回路として実現
される。これは、論理回路から出力信号を所定の
状態（本明細書に記載の好実施例においては、ア
ツプ・レベル）で生じる、１つの論理回路の一部
分をシミユレートすることにより行つてもよい。
本明細書においては、“シミユレートする”とい
うことは、１つの論理回路における問題の出力信
号を生じる部分と同一の動作構成即ち等価回路を
有している回路が形成されることを意味する。本
発明を用いることにより、論理回路のアツプ及び
ダウン・レベルが常に論理レベル基準電位（接地
電位）に関して対称関係に維持されるので、アツ
プ及びダウン論理レベル間に小さな差を用いるこ
とができる。 ［実施例］ 第１図は、本発明に従つて構成された電流源制
御電位ジエネレータ３０のブロツク図を示してい
る。その回路は、３つの部分、即ちシミユレート
されたCCSEF回路３１、差動増幅回路３２、及
びレベル・シフタ／バツフア回路３３を含む。
VCSが、レベル・シフタ／バツフア回路３３の出
力上に生じ、上記ジエネレータが用いられている
回路網全体に亘る多くの異なる論理回路に加えら
れる。上記回路網は、異なるチツプ上の回路を含
むこともある。VCSは又、シミユレートされた
CCSEF回路３１の入力にフイード・バツクされ
る。シミユレートされたCCSEF回路３１の機能
は、論理レベル・トラツキング信号VR′を生じる
ことである。論理レベル・トラツキング信号
VR′は、VCC及びVEEが好ましい値である場合に、
所与の温度において、論理信号基準電位VRに等
しく、又該信号VR′は、さもなくば、VCSを用い
た回路におけるアツプ・レベル及びダウン・レベ
ルをVRに関して対称に維持するようにVRから離
れる。アツプ及びダウン論理レベルがVRに関し
て対称である場合には、それらの間に最小の電位
差を用いることができることが容易に理解され
る。 次に、第３図を参照して、本発明の電流源制御
電位ジエネレータの一実施例について説明する。
シミユレートされたCCSEF回路３１は、任意の
或る時間において活動状態にあるCCSEF回路の
部分をシミユレートすることにより、即ち出力ア
ツプ論理レベルを生じるために要する回路の部分
をシミユレートすることにより、構成されてい
る。これは、トランジスタ４１及び４７、抵抗４
２，４３及び４６、並びにシヨツトキ障壁ダイオ
ード４４を含む回路構成素子を、第２図における
電流源トランジスタ１６、抵抗１７、トランジス
タ１３及び１４の中の一方、シヨツトキ障壁ダイ
オード１９、抵抗２１及び２２、エミツタ・フオ
ロワ・トランジスタ２３、並びに出力抵抗２４の
回路と等価の構成で配置することによつて行われ
る。（第３図において、対応する素子によりシミ
ユレートされている第２図の構成素子の参照番号
が括弧内に示されている。）トランジスタ１３及
び１４の中の一方に対応する実際の構成素子は第
３図に示されておらず、配線接続だけが示されて
いる。これは、バイポーラ・トランジスタがその
活動領域にあるとき、該バイポーラ・トランジス
タにおけるベース電流が極めて小さく、又コレク
タ電流がエミツタ電流に略等しいということによ
る。従つて、そのようなベース電流の影響は、多
くの場合、無視し得るものと考えることができ
る。しかしながら、所望であれば、トランジスタ
１３又は１４の存在がシミユレートされるよう
に、第３図におけるトランジスタ４１に直列にト
ランジスタを挿入し、そのベースにアツプ・レベ
ルを印加することができる。 シミユレートされたCCSEF回路３１において
は、第２図の構成と異なり、第２図の抵抗２４の
代りに、トランジスタ４７のエミツタとVEE端子
との間に直列に接続された３つの抵抗４８，４９
及び５０が配置され、又抵抗４８及び４９の両端
にシヨツトキ障壁ダイオード５１が接続されてい
る。抵抗４８，４９及び５０の値は、標準的条件
（VCC及びVEEの好ましい値、並びに標準的温度）
において、トランジスタ４７のエミツタにおける
電位がトランジスタ２３のエミツタにおける電位
と同一であるように選択されるべきである。 電圧VR′は、抵抗４８及び４９の電圧分割点に
おいて生じる。この電圧は抵抗５２を経てトラン
ジスタ５４に加えられ、該トランジスタ５４は差
動増幅回路の一方の経路を形成し、該増幅回路の
他方の経路はトランジスタ５６により構成され、
該トランジスタ５６のベースは抵抗５８を経て論
理信号基準電圧VR（接地電圧）を受取る。トラン
ジスタ５４及び５６のエミツタは抵抗５７を経て
VEE端子に共通接続されている。トランジスタ５
４及び５６のコレクタは各々抵抗５３及び５５を
経てVCC端子に結合されている。トランジスタ５
６のコレクタにおける差動増幅回路３２の出力は
エミツタ・フオロワ・トランジスタ５９に加えら
れ、該トランジスタ５９は抵抗６０とともにレベ
ル・シフタ／バツフア回路を構成する。所望の電
流源制御電位VCSは、トランジスタ５９のエミツ
タにおいて生じる。 多くの論理回路は通常電位VCSを用いるので、
トランジスタ５９及び該トランジスタを駆動する
差動増幅回路３２のトランジスタ５６は大きな駆
動容量を有しているべきである。しかしながら、
本発明を用いれば、複数の論理回路に対して単一
の電流源制御電位ジエネレータしか設ける必要が
ないので、そのことは何ら問題を生じない。 又、第３図のシミユレートされたCCSEF回路
においては、シヨツトキ障壁ダイオード４４に直
列の抵抗は存在していないことに留意されたい。
これは、本発明の電流源制御電位ジエネレータが
用いられた場合には、アツプ及びダウン論理レベ
ル間に最小の差を用いることができ、即ち抵抗１
５（第２図）は本発明の電流源制御電位ジエネレ
ータにより生じたVCSを用いるCCSEF回路におけ
る短絡回路であつてもよいということによる。従
つて、VUP（アツプ論理レベル）及びVCSWN（ダウ
ン論理レベル）の間の差を、シヨツトキ障壁ダイ
オードにおける電圧降下VSBDに等しくすることが
できる。 第２図及び第３図における両方のCCSEF回路
は電流源基準電位として同じVCSを用いているの
で、トランジスタ４７のエミツタにおける電圧
は、第２図のCCSEF回路におけるアツプ・レベ
ルと同一である。前述の如く、シヨツトキ障壁ダ
イオード１９及び２０は、トランジスタ１８のコ
レクタとトランジスタ１３及び１４のコレクタと
の間に直接接続されているため、VUP−VDOWN＝
VSBDである。従つて、第３図におけるシヨツトキ
障壁ダイオード５１の両端にかかる電圧は、アツ
プ・レベルとダウン・レベルとの間の差に等し
い。抵抗４８及び４９の抵抗値を等しくすること
により、それらの電圧分割点における電位VR′
は、第３図の回路及び第２図の回路の両方の場合
におけるアツプ・レベルとダウン・レベルとの間
の丁度真中になる。従つて、VR′はVUP及びVDOWN
における変動を正確にトラツキングする。VR′
は、差動増幅回路３２により論理信号基準電位
VR（接地電位）と比較される。該増幅回路の信号
は、トランジスタ５９によりシフト及びバツフア
されて、VCSを生じる。 例えば、VUP及びVDOWNがVCCの増加により正に
なりすぎる場合には、VR′が正の方向にシフトす
る。これば、VCSを増加させ、従つてVUP及び
VDOWNがVRに関して対称関係を維持するように、
VUP及びVDOWNを負にシフトさせる。同様に、VUP
及びVDOWNが例えばVEEの低下により負にシフト
する場合には、VCSが低下され、従つてVUP及び
VDOWNが正の方向にシフトされる。同様に、温度
の変動によるレベルの変化に対しても、補償が行
われる。 第３図の回路において、抵抗５２及び５８は、
周波数を補償するために、又振動の発生を防ぐた
めに、設けられている。しかしながら、それらの
要素が重要でない場合には、除いてもよい。 他の回路構成を用いても、本発明の目的を達成
することができる。第４図に示されている回路構
成においては、シヨツトキ障壁ダイオード５１が
除かれており、抵抗６５及び６６の抵抗値が、標
準的条件において、VR′＝VRであるように選択さ
れている。又、電流源トランジスタ６３が、差動
増幅回路のエミツタ経路に挿入されている。該ト
ランジスタ６３は、そのベースにおいてVCSを受
取る。 第５図の回路構成は、入力電圧がゼロであると
き。CCSEF回路の出力がゼロになるということ
を利用している。そのとき、シヨツトキ障壁ダイ
オードの両端には何ら電圧がかからず、従つて第
５図においては、第２図のCCSEF回路のシミユ
レートを簡単にして、それらのダイオードが除か
れている。この場合、抵抗６２の抵抗値は、第２
図における抵抗２２又は第３図における抵抗４６
の抵抗値の半分であるべきである。 以上において、本発明をその好実施例について
説明したが、種々の変更が可能であることは明ら
かである。例えば、VR′がアツプ及びダウン論理
レベルの間の丁度真中ではないように、構成素子
の値を選択することも可能である。これは、エミ
ツタ・ドツテイング（ワイヤード・オア）が用い
られており、ダウン・レベルを正の方向にシフト
させることができる回路に有利に用いられる。そ
のような場合には、VR′を、アツプ及びダウン論
理レベルの間の真中のレベルよりも少し正にする
ことが望ましい。 ［発明の効果］ 本発明によれば、複数の論理回路のために単一
の電流源制御電位ジエネレータが設けられ、回路
網を構成している種々の回路のノイズ・マージン
に悪影響を与えることなく小さな論理信号の振れ
を用いることができる、CCSEF論理回路を用い
た論理回路網が実現される。
第１図は本発明による電流源制御電位ジエネレ
ータを示すブロツク図、第２図は従来技術による
補償された電流スイツチ・エミツタ・フオロワ
（CCSEF）論理回路を示す回路図、第３図乃至第
５図は各々本発明の電流源制御電位ジエネレータ
の３つの実施例を示す回路図である。 ３０……電流源制御電位ジエネレータ、３１…
…シミユレートされたCCSEF回路、３２……差
動増幅回路、３３……レベル・シフタ／バツフア
回路VR論理信号基準電位（接地電位）、VR′……
論理レベル・トラツキング信号、VCS……電流源
制御電位。
ータを示すブロツク図、第２図は従来技術による
補償された電流スイツチ・エミツタ・フオロワ
（CCSEF）論理回路を示す回路図、第３図乃至第
５図は各々本発明の電流源制御電位ジエネレータ
の３つの実施例を示す回路図である。 ３０……電流源制御電位ジエネレータ、３１…
…シミユレートされたCCSEF回路、３２……差
動増幅回路、３３……レベル・シフタ／バツフア
回路VR論理信号基準電位（接地電位）、VR′……
論理レベル・トラツキング信号、VCS……電流源
制御電位。
Claims (1)
- 【特許請求の範囲】 １ (a) ベースを論理入力端子とする少なくとも
１つの第１のトランジスタと、ベースを論理信
号基準電位に接続され該第１のトランジスタと
差動増幅器を構成するように接続された第２の
トランジスタと、上記第１及び第２のトランジ
スタのエミツタに電流を供給するように接続さ
れた第３のトランジスタを有する電流源回路
と、上記第１または第２のトランジスタのコレ
クタをベースに接続されたエミツタ・フオロア
構成された少なくとも１つの第４のトランジス
タをもつ電流スイツチ・エミツタ・フオロア回
路とを有し、上記第１のトランジスタに対する
論理入力値に応じて、該電流スイツチ・エミツ
タ・フオロア回路の出力にアツプ論理レベルま
たはダウン論理レベルのどちらかを発生するよ
うに構成された論理回路と、 (b) 上記論理回路の上記第３のトランジスタに類
似する特性をもつ第５のトランジスタと、該第
５のトランジスタのコレクタをベースに接続さ
れ上記第４のトランジスタに類似する特性をも
つ第６のトランジスタをもつ電流スイツチ・エ
ミツタ・フオロア回路とを有し、該電流スイツ
チ・エミツタ・フオロア回路は、上記アツプ論
理レベルまたはダウン論理レベルのどちらかを
シミユレートする論理レベル電圧を発生するよ
うに構成されているシミユレート回路と、 (c) 上記シミユレート回路の上記シミユレートさ
れた論理レベル電圧を一方の入力とし、上記論
理信号基準電位を他方の入力とする差動増幅回
路をもち、上記論理信号基準電位が上記アツプ
論理レベルと上記ダウン論理レベルとを上記論
理信号基準電位を中心としてその上下に対称的
なレベルに維持するように、上記第３のトラン
ジスタのベース及び上記第５のトランジスタの
ベースに該差動増幅回路の出力電圧を供給する
べく構成された電圧供給回路を有することを特
徴とする、 論理回路網。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/512,071 US4575647A (en) | 1983-07-08 | 1983-07-08 | Reference-regulated compensated current switch emitter-follower circuit |
| US512071 | 1983-07-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JPH0574968B2 true JPH0574968B2 (ja) | 1993-10-19 |
Family
ID=24037555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4575647A (ja) |
| EP (1) | EP0131205B1 (ja) |
| JP (1) | JPS6027228A (ja) |
| DE (1) | DE3484152D1 (ja) |
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|---|---|---|---|---|
| JPWO2021205592A1 (ja) * | 2020-04-09 | 2021-10-14 |
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| US3522446A (en) * | 1967-08-31 | 1970-08-04 | Tokyo Shibaura Electric Co | Current switching logic circuit |
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| JPS5033753B1 (ja) * | 1971-02-05 | 1975-11-01 | ||
| JPS6028414B2 (ja) * | 1977-09-09 | 1985-07-04 | 株式会社日立製作所 | 半導体論理回路 |
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| EP0064126A3 (en) * | 1981-04-27 | 1983-01-26 | International Business Machines Corporation | A differential amplifier |
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- 1983-07-08 US US06/512,071 patent/US4575647A/en not_active Expired - Fee Related
-
1984
- 1984-05-17 JP JP59097644A patent/JPS6027228A/ja active Granted
- 1984-06-28 DE DE8484107436T patent/DE3484152D1/de not_active Expired - Lifetime
- 1984-06-28 EP EP84107436A patent/EP0131205B1/en not_active Expired
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| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN=1976 * |
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|---|---|---|---|---|
| JPWO2021205592A1 (ja) * | 2020-04-09 | 2021-10-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3484152D1 (de) | 1991-04-04 |
| EP0131205A2 (en) | 1985-01-16 |
| EP0131205B1 (en) | 1991-02-27 |
| JPS6027228A (ja) | 1985-02-12 |
| US4575647A (en) | 1986-03-11 |
| EP0131205A3 (en) | 1987-04-08 |
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