JPH0575133A - 不揮発性記憶装置 - Google Patents

不揮発性記憶装置

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JPH0575133A
JPH0575133A JP3231877A JP23187791A JPH0575133A JP H0575133 A JPH0575133 A JP H0575133A JP 3231877 A JP3231877 A JP 3231877A JP 23187791 A JP23187791 A JP 23187791A JP H0575133 A JPH0575133 A JP H0575133A
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silicon
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oxide film
nitride
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Abstract

(57)【要約】 【目的】 不揮発性記憶装置において、低書込電圧かつ
充分な捕獲電荷総量を確保し、同時にゲート電極からの
電荷の注入を防止する。 【構成】 シリコン基板１０上に順次シリコン酸化膜１
２、シリコン酸化／窒化混在膜１８、シリコン酸化膜１
５、ポリシリコン電極１６が形成される。シリコン酸化
／窒化混在膜１８はシリコン過剰なシリコン酸化膜をス
パッタ形成し、エッチバックしてシリコン析出領域を露
出させて窒素雰囲気化で窒化処理することにより形成さ
れる。シリコン酸化／窒化混在膜１８はシリコン酸化領
域とシリコン窒化領域との界面が多数存在し、この界面
にシリコン基板１０からの電荷を多数蓄積してデータを
書き込む。シリコン酸化膜１５はポリシリコン電極１６
からの電荷注入を抑制し、シリコン酸化膜１２の劣化を
防止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性記憶装置、特に
低電圧書込可能な不揮発性記憶装置に関する。
【０００２】
【従来の技術】不揮発性記憶装置はＰＲＯＭ（Programm
able Read Only Memory)として用いらる等、汎用ＬＳＩ
の用途を広げる重要なデバイスとなっている。
【０００３】図４には不揮発性記憶装置の一例としてＭ
ＮＯＳ（Metal Nitride Oxide semi-conductor) メモリ
が示されている。ＭＮＯＳメモリはドレイン領域及びソ
ース領域が形成されたシリコン基板１０上に順次シリコ
ン酸化膜１２、シリコン窒化膜１４、アルミニウム電極
１６を積層して構成されるメモリである。シリコン酸化
膜１２は通常電流を流さないが、シリコン酸化膜１２を
極薄膜に形成して高電圧を印加するとトンネル現象によ
り電流が流れるようになる。そして、この電流をシリコ
ン窒化膜１４で受けとめるとシリコン窒化膜１４とシリ
コン酸化膜１２との界面付近からシリコン窒化膜１４内
部にかけて電荷が捕獲される現象が生じる。このように
電荷が捕獲された状態では、この捕獲された電荷を打ち
消すだけの余分な電圧を印加しない限りドレイン電流は
流れず、また電圧を印加しない状態でも捕獲された電荷
は消失しない。従って、このドレイン電流が流れる／流
れない状態をデータの１ビットに対応させることにより
不揮発性記憶装置として機能する。
【０００４】具体的には、図４に示すようにデータ書込
時にはゲート電極に５Ｖ以上（通常２５Ｖ程度）の電圧
を印加して電荷をシリコン窒化膜１４に捕獲し、データ
読出時にはゲート電極及びドレイン電極に５Ｖを印加し
てドレイン電流の有無を検出する。
【０００５】
【発明が解決しようとする課題】このように、従来のＭ
ＮＯＳメモリでは電気的に書込、消去を行うことができ
るが、書込電圧が２５Ｖと高電圧である問題があった。
【０００６】そこで、このようなＭＮＯＳメモリを改良
し、書込電圧を２５Ｖ以下にするＭＯＮＯＳ(Metal Oxi
de Nitride OxideSemiconductor) メモリが提案されて
いる。図５にはこのＭＯＮＯＳメモリの構成が示されて
おり、ドレイン領域及びソース領域が形成されたシリコ
ン基板１０上に順次シリコン酸化膜１２、シリコン窒化
膜１４、シリコン酸化膜１５、ポリシリコン電極１６を
積層して構成される。このようにシリコン窒化膜１４と
ポリシリコン電極１６との間にシリコン酸化膜１５を形
成するとポテンシャル的にシリコン窒化膜１４の両側に
障壁が形成され、シリコン基板から注入される電荷の捕
獲効率が向上する。すると、ＭＮＯＳメモリでのシリコ
ン窒化膜１４の薄膜化の限界を取り除くことができるの
で、シリコン窒化膜の薄膜化を進めて低電圧動作が可能
となるが、このような極薄膜化による捕獲総量の減少は
無視できないものであり、またシリコン窒化膜の厚さを
最適化しても動作が不安定で良好な特性を得ることが困
難である問題があった。
【０００７】本発明は上記従来技術の有する課題に鑑み
なされたものであり、その目的は充分な捕獲総量を確保
するとともに低電圧書込可能な不揮発性記憶装置を提供
することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性記憶装置は、ソース領域及びドレ
イン領域が形成された半導体基板と、この半導体基板の
ゲート領域上に形成された第１のシリコン酸化膜と、こ
の第１のシリコン酸化膜上に形成された、シリコン酸化
領域とシリコン窒化領域が混在するシリコン酸化／窒化
混在膜と、このシリコン酸化／窒化混在膜上に形成され
た第２のシリコン酸化膜と、この第２のシリコン酸化膜
上に形成された電極とを有することを特徴とする。
【０００９】
【作用】本発明の不揮発性記憶装置はこのような構成を
なし、シリコン酸化領域とシリコン窒化領域が混在した
混在膜では、電荷を捕獲する界面が多数存在するため
に、薄膜化を行っても捕獲電荷総量を増大させることが
できる。
【００１０】また、混在膜と電極間に設けられたシリコ
ン酸化膜により、電極から注入される電荷（シリコン基
板から注入される電荷と逆極性）が内部に侵入するのを
防止し、この電荷によるシリコン基板上のシリコン酸化
膜の劣化を抑えることができる。
【００１１】
【実施例】以下、図面を用いながら本発明に係る不揮発
性記憶装置の好適な実施例を説明する。
【００１２】図１には本実施例の断面図が示されてい
る。シリコン基板１０をドライ酸化してシリコン酸化膜
１２が形成される。次に化学量論的組成に比べてシリコ
ンが過剰なシリコン−ｒｉｃｈなシリコン酸化膜をスパ
ッタ法により形成し、エッチバックしてシリコン析出領
域を表面露出させ、窒素及びアンモニア雰囲気中でシリ
コン析出領域を窒化する。このスパッタによる膜形成プ
ロセス、エッチバックプロセス、窒化プロセスを繰り返
すことによりシリコン酸化／窒化混在膜１８が形成され
る。そして、このシリコン酸化／窒化混在膜１８上にＣ
ＶＤ法によりシリコン酸化膜１６を形成し、さらにポリ
シリコン電極１６をシリコン酸化膜１６上に形成する。
最後にイオンインプランテーション法によりシリコン基
板１０にソース領域及びドレイン領域を形成する。
【００１３】このような構成において、ゲートに６Ｖ程
度の正電圧を印加するとシリコン基板１０からシリコン
酸化／窒化混在膜１８に電子が捕獲され電荷が蓄積す
る。この蓄積される電荷は図２のエネルギーバンド図に
示されるようにシリコン酸化領域１８ａとシリコン窒化
領域１８ｂの界面準位及びシリコン酸化膜１２とシリコ
ン領域１８ａの界面準位が形成するポテンシャルの井戸
中に高密度に蓄積されてデータが書込まれる。
【００１４】一方、データを読出す場合には従来と同様
にゲート及びドレインに５Ｖの電圧を印加し、ドレイン
電流の有無を検出すればよい。
【００１５】なお、図３には本実施例の不揮発性記憶装
置１００を用いた回路構成が示されており、所望のワー
ド線１０４を介して不揮発性記憶装置１００にデータを
書き込み、所望のビット線１０２を介して所定の電圧を
印加しデータを読み出すことができる。
【００１６】このように、本実施例の不揮発性記憶装置
はシリコン酸化膜−シリコン酸化／窒化混在膜−シリコ
ン酸化膜のサンドイッチ構造となっているが、シリコン
酸化／窒化混在膜１８のシリコン過剰領域は導電体であ
り、絶縁性が充分でないが、過剰なシリコンを窒化した
シリコン窒化領域１８ｂにより良好な絶縁性が得られ、
下層のシリコン酸化膜１２を薄くすることができる。ま
た、このシリコン酸化／窒化混在膜１８の誘電率は高く
なり、下層のシリコン酸化膜１２への分圧比（一定ゲー
ト電圧印加時の２層の絶縁膜の分圧比）が大きくなるの
で電荷注入が比較的容易となる。さらに、シリコン酸化
膜とシリコン窒化膜とではシリコン酸化膜の電荷の移動
度が小さく、従ってこれら２領域が混在するシリコン酸
化／窒化混在膜１８は従来の単なるシリコン窒化膜に比
べて薄膜化が可能となり、低書込電圧が実現する。
【００１７】さらに、正のゲート電圧印加時にはポリシ
リコン電極１６からホールが注入されるが、シリコン酸
化膜１５のエネルギー障壁が８ｅＶと高いため、ホール
の内部への注入を防止することができ、ホール注入によ
るシリコン酸化膜１２の劣化を抑制することができる。
【００１８】このように、本実施例における不揮発性記
憶装置はシリコン基板から注入される電荷を極めて薄い
シリコン酸化／窒化混在膜で多数捕獲し、かつこの混在
膜と電極間に形成されたシリコン酸化膜で電極から注入
される電荷を防止することができるので、低書込電圧か
つ安定動作を同時に実現することができる。
【００１９】
【発明の効果】以上説明したように、本発明に係る不揮
発性記憶装置によれば、シリコン酸化／窒化混在膜に電
荷を捕獲する際、界面が多数形成されているために捕獲
電荷総量を増大させることができるとともに、この混在
膜を薄膜化して書込電圧を低く設定することができる。
【００２０】また、混在膜と電極間に配置されたシリコ
ン酸化膜により電極からの電荷の注入を防止し、劣化を
抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の断面図である。
【図２】同実施例のエネルギバンド図である。
【図３】同実施例の回路図である。
【図４】従来装置の断面図である。
【図５】他の従来装置の断面図である。
【符号の説明】
１０ シリコン基板 １２ シリコン酸化膜 １５ シリコン酸化膜 １６ ポリシリコン電極 １８ シリコン酸化／窒化混在膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ソース領域及びドレイン領域が形成され
    た半導体基板と、 この半導体基板のゲート領域上に形成された第１のシリ
    コン酸化膜と、 この第１のシリコン酸化膜上に形成されたシリコン酸化
    領域とシリコン窒化領域が混在するシリコン酸化／窒化
    混在膜と、 このシリコン酸化／窒化混在膜上に形成された第２のシ
    リコン酸化膜と、 この第２のシリコン酸化膜上に形成された電極と、 を有することを特徴とする不揮発性記憶装置。
JP3231877A 1991-09-11 1991-09-11 不揮発性記憶装置 Pending JPH0575133A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5972800A (en) * 1995-05-10 1999-10-26 Nec Corporation Method for fabricating a semiconductor device with multi-level structured insulator
US6867455B2 (en) 2002-06-24 2005-03-15 Renesas Technology Corp. Semiconductor device with a metal insulator semiconductor transistor
JP2007158176A (ja) * 2005-12-07 2007-06-21 Hitachi Ltd 半導体記憶装置およびその製造方法
US7442989B2 (en) 2002-11-27 2008-10-28 Renesas Technology Corp. Nonvolatile semiconductor memory device and method of manufacturing thereof

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548115A (ja) * 1991-08-20 1993-02-26 Rohm Co Ltd 半導体不揮発性記憶装置
JP3336747B2 (ja) * 1994-06-09 2002-10-21 ソニー株式会社 絶縁膜の形成方法、並びに半導体装置の作製方法及び半導体装置
US5796151A (en) * 1996-12-19 1998-08-18 Texas Instruments Incorporated Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes
US6297096B1 (en) * 1997-06-11 2001-10-02 Saifun Semiconductors Ltd. NROM fabrication method
FR2770328B1 (fr) * 1997-10-29 2001-11-23 Sgs Thomson Microelectronics Point memoire remanent
JP2001085686A (ja) * 1999-09-13 2001-03-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4002712B2 (ja) * 2000-05-15 2007-11-07 スパンション エルエルシー 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
JP3983105B2 (ja) * 2002-05-29 2007-09-26 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
KR100446632B1 (ko) * 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
US20050258467A1 (en) * 2004-05-21 2005-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Nano-crystal non-volatile memory device employing oxidation inhibiting and charge storage enhancing layer

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3805130A (en) * 1970-10-27 1974-04-16 S Yamazaki Semiconductor device
US3765935A (en) * 1971-08-10 1973-10-16 Bell Telephone Labor Inc Radiation resistant coatings for semiconductor devices
DE2967538D1 (en) * 1978-06-14 1985-12-05 Fujitsu Ltd Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
JPS5817673A (ja) * 1981-07-24 1983-02-01 Toshiba Corp 電界効果トランジスタ
JPS6197866A (ja) * 1984-10-18 1986-05-16 Seiko Epson Corp Ｍｏｓ型半導体記憶装置
JP2664685B2 (ja) * 1987-07-31 1997-10-15 株式会社東芝 半導体装置の製造方法
JP2551595B2 (ja) * 1987-07-31 1996-11-06 工業技術院長 半導体不揮発性メモリ素子
JP2509695B2 (ja) * 1989-04-06 1996-06-26 株式会社東芝 半導体装置の製造方法
JP3095462B2 (ja) * 1991-07-18 2000-10-03 ローム株式会社 誘電素子、キャパシタ及びｄｒａｍ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5972800A (en) * 1995-05-10 1999-10-26 Nec Corporation Method for fabricating a semiconductor device with multi-level structured insulator
US6037651A (en) * 1995-05-10 2000-03-14 Nec Corporation Semiconductor device with multi-level structured insulator and fabrication method thereof
US6867455B2 (en) 2002-06-24 2005-03-15 Renesas Technology Corp. Semiconductor device with a metal insulator semiconductor transistor
US7442989B2 (en) 2002-11-27 2008-10-28 Renesas Technology Corp. Nonvolatile semiconductor memory device and method of manufacturing thereof
JP2007158176A (ja) * 2005-12-07 2007-06-21 Hitachi Ltd 半導体記憶装置およびその製造方法

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Publication number Publication date
US5319230A (en) 1994-06-07

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