JPH0575174B2 - - Google Patents
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- Publication number
- JPH0575174B2 JPH0575174B2 JP61216486A JP21648686A JPH0575174B2 JP H0575174 B2 JPH0575174 B2 JP H0575174B2 JP 61216486 A JP61216486 A JP 61216486A JP 21648686 A JP21648686 A JP 21648686A JP H0575174 B2 JPH0575174 B2 JP H0575174B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- film
- forming
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路で用いられるMOS
FET（MOS電界効果トランジスタ）の製造方法
に関し、特に寄生容量を少くした微細なMOS
FETの製造方法に関する。
FET（MOS電界効果トランジスタ）の製造方法
に関し、特に寄生容量を少くした微細なMOS
FETの製造方法に関する。
従来、この種のMOS FETは第４図に示され
るように、シリコン基板上に設けたゲート絶縁膜
２上のゲート電極３をマスクにして、ソースおよ
びドレイン領域として作用する拡散層１３がイオ
ン注入で形成され、層間膜１４を被着した後、層
間膜１４にあけたコンタクト孔１５を介してメタ
ル１６による配線を拡散層１３に接続していた。
るように、シリコン基板上に設けたゲート絶縁膜
２上のゲート電極３をマスクにして、ソースおよ
びドレイン領域として作用する拡散層１３がイオ
ン注入で形成され、層間膜１４を被着した後、層
間膜１４にあけたコンタクト孔１５を介してメタ
ル１６による配線を拡散層１３に接続していた。
上述した従来のMOS FETの構造では、コン
タクト孔１５を開孔することにより、メタル配線
１６を拡散層１３に接続するので、(1)コンタクト
孔１５のための面積が必要になる、(2)コンタクト
孔１５の位置合わせ精度に見合う余分なソース・
ドレイン領域が拡散層１３に必要になる、(3)メタ
ル配線１６を直接拡散層１３に接触させるため、
メタル１６とシリコンとの反応によつて拡散層１
３とシリコン基板１との間の接合を破壊する危険
生があるという欠点がある。さらに、シリコン基
板１に直接拡散層１３を形成しているために、拡
散層１３の深さを浅くすることが困難になり、チ
ヤンネル長の短かいMOS FET、とりわけＰチ
ヤンネルMOS FETが作り難いという欠点があ
る。
タクト孔１５を開孔することにより、メタル配線
１６を拡散層１３に接続するので、(1)コンタクト
孔１５のための面積が必要になる、(2)コンタクト
孔１５の位置合わせ精度に見合う余分なソース・
ドレイン領域が拡散層１３に必要になる、(3)メタ
ル配線１６を直接拡散層１３に接触させるため、
メタル１６とシリコンとの反応によつて拡散層１
３とシリコン基板１との間の接合を破壊する危険
生があるという欠点がある。さらに、シリコン基
板１に直接拡散層１３を形成しているために、拡
散層１３の深さを浅くすることが困難になり、チ
ヤンネル長の短かいMOS FET、とりわけＰチ
ヤンネルMOS FETが作り難いという欠点があ
る。
本発明のMOS FETの製造方法は、半導体基
板上に形成されたゲート絶縁膜上に上表面が第１
の絶縁膜で覆われたゲート電極を形成する工程
と、前記ゲート電極、前記第１の絶縁膜および前
記ゲート絶縁膜上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜上に前記ゲート電極をはさ
んで対向する二つの第１の半導体膜を自己整合的
に形成する工程と、前記二つの第１の半導体膜で
覆われていない前記第２の絶縁膜を選択的に除去
して、前記ゲート電極の測面の前記第２の絶縁膜
を残しながら、前記半導体基板の表面を選択的に
露出する工程と、前記露出した半導体基板上に第
２の半導体膜を形成し、前記第２の半導体膜から
の不純物の導入によりソース・ドレイン領域を形
成する工程とを有する。
板上に形成されたゲート絶縁膜上に上表面が第１
の絶縁膜で覆われたゲート電極を形成する工程
と、前記ゲート電極、前記第１の絶縁膜および前
記ゲート絶縁膜上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜上に前記ゲート電極をはさ
んで対向する二つの第１の半導体膜を自己整合的
に形成する工程と、前記二つの第１の半導体膜で
覆われていない前記第２の絶縁膜を選択的に除去
して、前記ゲート電極の測面の前記第２の絶縁膜
を残しながら、前記半導体基板の表面を選択的に
露出する工程と、前記露出した半導体基板上に第
２の半導体膜を形成し、前記第２の半導体膜から
の不純物の導入によりソース・ドレイン領域を形
成する工程とを有する。
次に、本発明について図面を参照して説明す
る。
る。
第１図ａ〜ｈは、本発明の第１の実施例の製造
を製造工程順に示した素子断面図である。シリコ
ン基板１にゲート酸化膜２が形成され、このゲー
ト酸化膜２上にゲート電極３と酸化膜４を選択的
に形成する（第１図ａ）。次に酸化膜５と多結晶
シリコン膜６を全面に堆積する（第１図ｂ）。次
に、フオトレジスト膜７がゲート電極３による多
結晶シリコン膜６の凸部の上面が露出するように
被着される（第１図ｃ）。次に、フオトレジスト
膜７をマスクにして多結晶シリコン膜６がエツチ
ングされ、第１図ｄの断面形状が得られる。次
に、酸化膜５が異方性エツチングによりシリコン
基板１が露出するようにエツチングされる（第１
図ｅ）。このときゲート電極３の上部および側面
には、酸化膜４，５が残される。次に、多結晶シ
リコン８が成長され、ゲート電極３と多結晶シリ
コン７および酸化膜５の間隙が埋められる（第１
図ｆ）。次に、多結晶シリコン８をエツチバツク
して、第１図ｇに示されるように、多結晶シリコ
ン８と露出する酸化膜４との表面が平坦になるよ
うにする。最後に、多結晶シリコン８から不純物
をシリコン基板１に拡散して、拡散層９を形成す
る。拡散層９はソースおよびドレイン領域とな
り、多結晶シリコン８は取り出し電極となる。
（第１図ｈ）。本発明によつて作られるMOS
FETの構造は、ソースおよびドレイン領域がゲ
ート電極と基板の酸化膜に対し自己整合で位置決
めされる。
を製造工程順に示した素子断面図である。シリコ
ン基板１にゲート酸化膜２が形成され、このゲー
ト酸化膜２上にゲート電極３と酸化膜４を選択的
に形成する（第１図ａ）。次に酸化膜５と多結晶
シリコン膜６を全面に堆積する（第１図ｂ）。次
に、フオトレジスト膜７がゲート電極３による多
結晶シリコン膜６の凸部の上面が露出するように
被着される（第１図ｃ）。次に、フオトレジスト
膜７をマスクにして多結晶シリコン膜６がエツチ
ングされ、第１図ｄの断面形状が得られる。次
に、酸化膜５が異方性エツチングによりシリコン
基板１が露出するようにエツチングされる（第１
図ｅ）。このときゲート電極３の上部および側面
には、酸化膜４，５が残される。次に、多結晶シ
リコン８が成長され、ゲート電極３と多結晶シリ
コン７および酸化膜５の間隙が埋められる（第１
図ｆ）。次に、多結晶シリコン８をエツチバツク
して、第１図ｇに示されるように、多結晶シリコ
ン８と露出する酸化膜４との表面が平坦になるよ
うにする。最後に、多結晶シリコン８から不純物
をシリコン基板１に拡散して、拡散層９を形成す
る。拡散層９はソースおよびドレイン領域とな
り、多結晶シリコン８は取り出し電極となる。
（第１図ｈ）。本発明によつて作られるMOS
FETの構造は、ソースおよびドレイン領域がゲ
ート電極と基板の酸化膜に対し自己整合で位置決
めされる。
第２図は、本発明の第２実施例の素子断面図で
ある。ソースおよびドレイン領域がゲート電極か
ら離れるのを防止するために、或いはドレインの
電界を弱めホツトキヤリアの発生を減少させるた
めに、予め浅い拡散層１０をゲート電極形成後に
形成されている。ソースおよびドレイン領域は浅
い拡散層１０と多結晶シリコンからの拡散層１１
から構成される。この構造は、接合が浅いため短
チヤンネルMOS FETに有利である。
ある。ソースおよびドレイン領域がゲート電極か
ら離れるのを防止するために、或いはドレインの
電界を弱めホツトキヤリアの発生を減少させるた
めに、予め浅い拡散層１０をゲート電極形成後に
形成されている。ソースおよびドレイン領域は浅
い拡散層１０と多結晶シリコンからの拡散層１１
から構成される。この構造は、接合が浅いため短
チヤンネルMOS FETに有利である。
第３図は、本発明の第３実施例の素子断面図で
ある。多結晶シリコン表面がシリサイド１２に変
換されており、低抵抗の接続が可能になる。
ある。多結晶シリコン表面がシリサイド１２に変
換されており、低抵抗の接続が可能になる。
以上説明したように本発明は、多結晶シリコン
が自己整合により、ゲート電極に接して、しかも
絶縁されてシリコン基板に、多結晶シリコンの厚
み程度の巾で接続されている。又、ソースおよび
ドレインの拡散層は、多結晶シリコンからの不純
物拡散により形成される。従つて、以下の効果が
ある。
が自己整合により、ゲート電極に接して、しかも
絶縁されてシリコン基板に、多結晶シリコンの厚
み程度の巾で接続されている。又、ソースおよび
ドレインの拡散層は、多結晶シリコンからの不純
物拡散により形成される。従つて、以下の効果が
ある。
(1) ソース・ドレインの拡散層面積は、コンタク
ト孔を設ける必要がないため、従来構造に比べ
１／３〜１／４になる。その結果、素子面積が
縮少し集積面が上がる効果と、寄生容量が減少
し、スイツチングスピードが速くなる効果があ
る。
ト孔を設ける必要がないため、従来構造に比べ
１／３〜１／４になる。その結果、素子面積が
縮少し集積面が上がる効果と、寄生容量が減少
し、スイツチングスピードが速くなる効果があ
る。
(2) 多結晶シリコンはそのまま接続線として使え
るため、レイアウトの自由度が増す。
るため、レイアウトの自由度が増す。
(3) 多結晶シリコンがあるため、浅い接合に対し
メタル配線が影響を及ぼさない。
メタル配線が影響を及ぼさない。
(4) 浅い拡散層が容易に実現できるため、短チヤ
ンネルMOS FETが容易に実現できる。
ンネルMOS FETが容易に実現できる。
(5) 多結晶シリコン表面をシリサイド化すること
によつて低抵抗にしても、拡散層はその影響を
受けない。
によつて低抵抗にしても、拡散層はその影響を
受けない。
第１図ａ〜ｈは本発明の第１の実施例をその製
造工程順に説明するための素子断面図、第２図は
本発明の第２の実施例を説明するための素子断面
図、第３図は本発明の第３の実施例を説明するた
めの素子断面図、第４図は従来技術を説明するた
めの素子断面図である。 １……シリコン基板、２……ゲート酸化膜、３
……ゲート電極、４……酸化膜、５……酸化膜、
６……多結晶シリコン、７……フオトレジスト、
８……多結晶シリコン、９……拡散層、１０……
浅い拡散層、１１……多結晶シリコンからの拡散
層、１２……シリサイド、１３……拡散層、１４
……層間膜、１５……コンタクト孔、１６……メ
タル。
造工程順に説明するための素子断面図、第２図は
本発明の第２の実施例を説明するための素子断面
図、第３図は本発明の第３の実施例を説明するた
めの素子断面図、第４図は従来技術を説明するた
めの素子断面図である。 １……シリコン基板、２……ゲート酸化膜、３
……ゲート電極、４……酸化膜、５……酸化膜、
６……多結晶シリコン、７……フオトレジスト、
８……多結晶シリコン、９……拡散層、１０……
浅い拡散層、１１……多結晶シリコンからの拡散
層、１２……シリサイド、１３……拡散層、１４
……層間膜、１５……コンタクト孔、１６……メ
タル。
Claims (1)
- １ 半導体基板上に形成されたゲート絶縁膜上に
上表面が第１の絶縁膜で覆われたゲート電極を形
成する工程と、前記ゲート電極、前記第１の絶縁
膜および前記ゲート絶縁膜上に第２の絶縁膜を形
成する工程と、前記第２の絶縁膜上に前記ゲート
電極をはさんで対向する二つの第１の半導体膜を
自己整合的に形成する工程と、前記二つの第１の
半導体膜で覆われていない前記第２の絶縁膜を選
択的に除去して、前記ゲート電極の側面の前記第
２の絶縁膜を残しながら、前記半導体基板の表面
を選択的に露出する工程と、前記露出した半導体
基板上に第２の半導体膜を形成し、前記第２の半
導体膜からの不純物の導入によりソース・ドレイ
ン領域を形成する工程とを有することを特徴とす
るMOS電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216486A JPS6370572A (ja) | 1986-09-12 | 1986-09-12 | Ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216486A JPS6370572A (ja) | 1986-09-12 | 1986-09-12 | Ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370572A JPS6370572A (ja) | 1988-03-30 |
| JPH0575174B2 true JPH0575174B2 (ja) | 1993-10-20 |
Family
ID=16689183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216486A Granted JPS6370572A (ja) | 1986-09-12 | 1986-09-12 | Ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370572A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410383B1 (en) * | 2000-03-16 | 2002-06-25 | Sharp Laboratories Of America, Inc. | Method of forming conducting diffusion barriers |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4419810A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Self-aligned field effect transistor process |
| NL8105920A (nl) * | 1981-12-31 | 1983-07-18 | Philips Nv | Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting. |
-
1986
- 1986-09-12 JP JP61216486A patent/JPS6370572A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6370572A (ja) | 1988-03-30 |
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