JPH0575414A - データセレクト回路 - Google Patents
データセレクト回路Info
- Publication number
- JPH0575414A JPH0575414A JP23352991A JP23352991A JPH0575414A JP H0575414 A JPH0575414 A JP H0575414A JP 23352991 A JP23352991 A JP 23352991A JP 23352991 A JP23352991 A JP 23352991A JP H0575414 A JPH0575414 A JP H0575414A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- input
- output
- selection signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】ディジタル信号処理用のデータセレクト回路に
関し、入出力間でのデータの伝播遅延時間が小さく、切
り換え時の伝播遅延時間の差を小さくすることのできる
データセレクト回路を実現することを目的とする。 【構成】 入力データを選択する選択信号Ｓを反転する
反転手段１０と、選択信号Ｓで入力データＤ１を通過さ
せる第１のデータ通過手段２０と、選択信号Ｓを反転手
段１０で反転した出力により、入力データＤ２を通過さ
せる第２のデータ通過手段３０と、第１のデータ通過手
段２０の出力と、第２のデータ通過手段３０の出力の論
理和をとる論理和手段４０とを備え構成する。
関し、入出力間でのデータの伝播遅延時間が小さく、切
り換え時の伝播遅延時間の差を小さくすることのできる
データセレクト回路を実現することを目的とする。 【構成】 入力データを選択する選択信号Ｓを反転する
反転手段１０と、選択信号Ｓで入力データＤ１を通過さ
せる第１のデータ通過手段２０と、選択信号Ｓを反転手
段１０で反転した出力により、入力データＤ２を通過さ
せる第２のデータ通過手段３０と、第１のデータ通過手
段２０の出力と、第２のデータ通過手段３０の出力の論
理和をとる論理和手段４０とを備え構成する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理用の
データセレクト回路に関する。ディジタル信号処理にお
いては、各種の演算をリアルタイムで行うために、高速
で動作することが要求されている。このようなディジタ
ル信号処理の中で、選択信号Ｓの指定により２つの入力
信号Ｄ１、Ｄ２の何れかを選択して出力するデータセレ
クト回路が多数使用されている。
データセレクト回路に関する。ディジタル信号処理にお
いては、各種の演算をリアルタイムで行うために、高速
で動作することが要求されている。このようなディジタ
ル信号処理の中で、選択信号Ｓの指定により２つの入力
信号Ｄ１、Ｄ２の何れかを選択して出力するデータセレ
クト回路が多数使用されている。
【０００２】かかる、データセレクト回路は伝播遅延時
間が小さく、且つ２つの経路の何れを選択した場合でも
その伝播遅延時間が等しいことが要求されている。
間が小さく、且つ２つの経路の何れを選択した場合でも
その伝播遅延時間が等しいことが要求されている。
【０００３】
【従来の技術】図４は従来例を説明する図を示す。図中
の１１は選択信号Ｓを反転させるインバータ、２１Ａは
入力データＤ１をクロック信号ＣＫで保持するフリップ
フロップ回路（以下Ｆ／Ｆ回路と称する）、３１Ａは入
力データＤ２をクロック信号ＣＫで保持するＦ／Ｆ回
路、４１Ａは論理和回路（以下ＯＲ回路と称する）４
２、４３および論理積回路（以下ＡＮＤ回路と称する）
４４からなるセレクタ、５１はセレクタ４１Ａの出力を
クロック信号ＣＫで保持するＦ／Ｆ回路である。
の１１は選択信号Ｓを反転させるインバータ、２１Ａは
入力データＤ１をクロック信号ＣＫで保持するフリップ
フロップ回路（以下Ｆ／Ｆ回路と称する）、３１Ａは入
力データＤ２をクロック信号ＣＫで保持するＦ／Ｆ回
路、４１Ａは論理和回路（以下ＯＲ回路と称する）４
２、４３および論理積回路（以下ＡＮＤ回路と称する）
４４からなるセレクタ、５１はセレクタ４１Ａの出力を
クロック信号ＣＫで保持するＦ／Ｆ回路である。
【０００４】上述の回路において、例えば、選択信号Ｓ
を「１」とすると、インバータ１１で反転した「０」が
ＯＲ回路４２の一方の入力端子に入力され、ＯＲ回路４
２の他方の入力端子には入力データが入力されるので、
ＯＲ回路４２の出力端子からは入力データＤ１がそのま
ま出力される。一方、選択信号Ｓの「１」はＯＲ回路４
３の一方の入力端子に入力されるので、ＯＲ回路４３の
出力端子からは入力データＤ２には関係なく常に「１」
が出力される。
を「１」とすると、インバータ１１で反転した「０」が
ＯＲ回路４２の一方の入力端子に入力され、ＯＲ回路４
２の他方の入力端子には入力データが入力されるので、
ＯＲ回路４２の出力端子からは入力データＤ１がそのま
ま出力される。一方、選択信号Ｓの「１」はＯＲ回路４
３の一方の入力端子に入力されるので、ＯＲ回路４３の
出力端子からは入力データＤ２には関係なく常に「１」
が出力される。
【０００５】したがって、ＯＲ回路４２の出力とＯＲ回
路４３の出力の論理積をＡＮＤ回路４４でとることによ
り、セレクタ４１Ａからは入力データＤ１が出力され
る。また、選択信号Ｓを「０」の場合には、「１」がＯ
Ｒ回路４２の一方の入力端子に入力され、「０」がＯＲ
回路４３の一方の入力端子に入力されるので、ＯＲ回路
４２の出力とＯＲ回路４３の出力の論理積をＡＮＤ回路
４４でとることにより、セレクタ４１Ａからは入力デー
タＤ２が出力される。
路４３の出力の論理積をＡＮＤ回路４４でとることによ
り、セレクタ４１Ａからは入力データＤ１が出力され
る。また、選択信号Ｓを「０」の場合には、「１」がＯ
Ｒ回路４２の一方の入力端子に入力され、「０」がＯＲ
回路４３の一方の入力端子に入力されるので、ＯＲ回路
４２の出力とＯＲ回路４３の出力の論理積をＡＮＤ回路
４４でとることにより、セレクタ４１Ａからは入力デー
タＤ２が出力される。
【０００６】
【発明が解決しようとする課題】上述の従来例において
使用されるＯＲ−ＡＮＤタイプのセレクタは伝播遅延時
間が大きく、データを選択する経路により伝播遅延時間
に差がある。
使用されるＯＲ−ＡＮＤタイプのセレクタは伝播遅延時
間が大きく、データを選択する経路により伝播遅延時間
に差がある。
【０００７】したがって、高速動作を要求される場合に
セットアップマージンが充分確保できなくなるととも
に、セレクタの切り換えによりセットアップマージンが
変化することが問題となる。
セットアップマージンが充分確保できなくなるととも
に、セレクタの切り換えによりセットアップマージンが
変化することが問題となる。
【０００８】本発明は、入出力間でのデータの伝播遅延
時間が小さく、切り換え時の伝播遅延時間の差を小さく
することのできるデータセレクト回路を実現しようとす
る。
時間が小さく、切り換え時の伝播遅延時間の差を小さく
することのできるデータセレクト回路を実現しようとす
る。
【０００９】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０は入力データを選
択する選択信号Ｓを反転する反転手段であり、２０は選
択信号Ｓで入力データＤ１を通過させる第１のデータ通
過手段であり、３０は選択信号Ｓを反転手段１０で反転
した出力により、入力データＤ２を通過させる第２のデ
ータ通過手段であり、４０は第１のデータ通過手段２０
の出力と、第２のデータ通過手段３０の出力の論理和を
とる論理和手段であり、選択信号Ｓの指定により、第１
のデータ通過手段２０と、第２のデータ通過手段３０で
通過させない方のデータを阻止した上で、論理和手段４
０により第１のデータ通過手段２０の出力と、第２のデ
ータ通過手段３０の出力の論理和をとることによりデー
タセレクトを行う。
明するブロック図である。図中の１０は入力データを選
択する選択信号Ｓを反転する反転手段であり、２０は選
択信号Ｓで入力データＤ１を通過させる第１のデータ通
過手段であり、３０は選択信号Ｓを反転手段１０で反転
した出力により、入力データＤ２を通過させる第２のデ
ータ通過手段であり、４０は第１のデータ通過手段２０
の出力と、第２のデータ通過手段３０の出力の論理和を
とる論理和手段であり、選択信号Ｓの指定により、第１
のデータ通過手段２０と、第２のデータ通過手段３０で
通過させない方のデータを阻止した上で、論理和手段４
０により第１のデータ通過手段２０の出力と、第２のデ
ータ通過手段３０の出力の論理和をとることによりデー
タセレクトを行う。
【００１０】また、第１のデータ通過手段２０、第２の
データ通過手段３０として、Ｆ／Ｆ回路２１、３１を使
用し、Ｆ／Ｆ回路２１には選択信号Ｓをそのままの位相
で入力し、Ｆ／Ｆ回路３１には選択信号Ｓを反転して入
力し、Ｆ／Ｆ回路２１、３１の出力の論理和をとること
により、データセレクト回路を構成する。
データ通過手段３０として、Ｆ／Ｆ回路２１、３１を使
用し、Ｆ／Ｆ回路２１には選択信号Ｓをそのままの位相
で入力し、Ｆ／Ｆ回路３１には選択信号Ｓを反転して入
力し、Ｆ／Ｆ回路２１、３１の出力の論理和をとること
により、データセレクト回路を構成する。
【００１１】さらに、第１のデータ通過手段２０、第２
のデータ通過手段３０として、ＡＮＤ回路２２、３２を
使用しデータセレクト回路を構成する。
のデータ通過手段３０として、ＡＮＤ回路２２、３２を
使用しデータセレクト回路を構成する。
【００１２】
【作用】入力データの選択信号Ｓを反転手段１０により
反転し、第１のデータ通過手段２０には、選択信号Ｓを
そのままの位相で入力し、第２のデータ通過手段３０に
は、反転した選択信号Ｓを入力する。
反転し、第１のデータ通過手段２０には、選択信号Ｓを
そのままの位相で入力し、第２のデータ通過手段３０に
は、反転した選択信号Ｓを入力する。
【００１３】第１のデータ通過手段２０は、選択信号Ｓ
が「ロウ」レベルのときに入力データＤ１を通過させ、
第２のデータ通過手段３０は、反転した選択信号Ｓが
「ロウ」レベル、すなわち選択信号Ｓが「ハイ」レベル
ときに入力データＤ２を通過さる。
が「ロウ」レベルのときに入力データＤ１を通過させ、
第２のデータ通過手段３０は、反転した選択信号Ｓが
「ロウ」レベル、すなわち選択信号Ｓが「ハイ」レベル
ときに入力データＤ２を通過さる。
【００１４】この状態で、第１のデータ通過手段２０の
出力と第２のデータ通過手段３０の出力の論理和を論理
和手段４０でとることにより、入力から出力までのデー
タの伝播遅延時間を小さくできかつ，出力するデータの
経路を切り換えても伝播遅延時間の差を小さくすること
が可能となる。
出力と第２のデータ通過手段３０の出力の論理和を論理
和手段４０でとることにより、入力から出力までのデー
タの伝播遅延時間を小さくできかつ，出力するデータの
経路を切り換えても伝播遅延時間の差を小さくすること
が可能となる。
【００１５】
【実施例】図２は本発明の実施例を説明する図である。
図中の１１は原理図で説明した反転手段１０としてのイ
ンバータ、２１は第１のデータ通過手段２０としてのＦ
／Ｆ回路、３１は第２のデータ通過手段３０としてのＦ
／Ｆ回路、４１は論理和手段４０としてのＯＲ回路、５
１はデータ出力用のＦ／Ｆ回路である。
図中の１１は原理図で説明した反転手段１０としてのイ
ンバータ、２１は第１のデータ通過手段２０としてのＦ
／Ｆ回路、３１は第２のデータ通過手段３０としてのＦ
／Ｆ回路、４１は論理和手段４０としてのＯＲ回路、５
１はデータ出力用のＦ／Ｆ回路である。
【００１６】上述の実施例の構成では、Ｆ／Ｆ回路２１
のリセット端子Ｒに選択信号Ｓ、Ｆ／Ｆ回路３１のリセ
ット端子Ｒには反転した選択信号Ｓを入力している。し
たがって、選択信号Ｓが「１」のときは、Ｆ／Ｆ回路２
１はリセットされず、通常動作となり、入力データＤ１
を出力し、Ｆ／Ｆ回路３１は反転された選択信号Ｓによ
りリセットされるので、入力データＤ２は阻止され、常
時、「０」が出力する。
のリセット端子Ｒに選択信号Ｓ、Ｆ／Ｆ回路３１のリセ
ット端子Ｒには反転した選択信号Ｓを入力している。し
たがって、選択信号Ｓが「１」のときは、Ｆ／Ｆ回路２
１はリセットされず、通常動作となり、入力データＤ１
を出力し、Ｆ／Ｆ回路３１は反転された選択信号Ｓによ
りリセットされるので、入力データＤ２は阻止され、常
時、「０」が出力する。
【００１７】この状態で、Ｆ／Ｆ回路２１とＦ／Ｆ回路
３１の出力の論理和をとることにより、入力データＤ１
を出力する。逆に、選択信号Ｓが「０」のときは、Ｆ／
Ｆ回路２１がリセットされ、Ｆ／Ｆ回路３１に入力する
入力データＤ２がＯＲ回路４１から出力される。
３１の出力の論理和をとることにより、入力データＤ１
を出力する。逆に、選択信号Ｓが「０」のときは、Ｆ／
Ｆ回路２１がリセットされ、Ｆ／Ｆ回路３１に入力する
入力データＤ２がＯＲ回路４１から出力される。
【００１８】Ｆ／Ｆ回路５１はＯＲ回路４１の出力をク
ロック信号ＣＫで保持して出力するものである。図３は
本発明のその他の実施例を説明する図である。図中のイ
ンバータ１１、Ｆ／Ｆ回路２１、３１、ＯＲ回路４１、
Ｆ／Ｆ回路５１は図２の実施例で説明したと同一構成物
である。
ロック信号ＣＫで保持して出力するものである。図３は
本発明のその他の実施例を説明する図である。図中のイ
ンバータ１１、Ｆ／Ｆ回路２１、３１、ＯＲ回路４１、
Ｆ／Ｆ回路５１は図２の実施例で説明したと同一構成物
である。
【００１９】２２、３２はそれぞれでＦ／Ｆ回路２１、
３１の入力端子に接続されるＡＮＤ回路であり、選択信
号ＳによりＦ／Ｆ回路２１、３１への入力データを通過
させるものである。
３１の入力端子に接続されるＡＮＤ回路であり、選択信
号ＳによりＦ／Ｆ回路２１、３１への入力データを通過
させるものである。
【００２０】Ｆ／Ｆ回路２１、３１は図２の実施例で説
明したと同一構成物であるが、ここでは、リセット端子
Ｒは使用していない。上述の図３の構成で選択信号Ｓが
「１」のときは、ＡＮＤ回路２２が入力データＤ１を出
力し、ＡＮＤ回路３２は反転された選択信号Ｓにより常
時「０」を出力し、Ｆ／Ｆ回路２１とＦ／Ｆ回路３１の
出力の論理和をとることにより、入力データＤ１を出力
する。
明したと同一構成物であるが、ここでは、リセット端子
Ｒは使用していない。上述の図３の構成で選択信号Ｓが
「１」のときは、ＡＮＤ回路２２が入力データＤ１を出
力し、ＡＮＤ回路３２は反転された選択信号Ｓにより常
時「０」を出力し、Ｆ／Ｆ回路２１とＦ／Ｆ回路３１の
出力の論理和をとることにより、入力データＤ１を出力
する。
【００２１】逆に、選択信号Ｓが「０」のときは、ＡＮ
Ｄ回路２２が常時「０」を出力し、ＡＮＤ回路３２は入
力データＤ２を出力し、Ｆ／Ｆ回路２１とＦ／Ｆ回路３
１の出力の論理和をとることにより、入力データＤ２を
出力する。
Ｄ回路２２が常時「０」を出力し、ＡＮＤ回路３２は入
力データＤ２を出力し、Ｆ／Ｆ回路２１とＦ／Ｆ回路３
１の出力の論理和をとることにより、入力データＤ２を
出力する。
【００２２】
【発明の効果】２つの入力データをＦ／Ｆ回路に入力
し、Ｆ／Ｆ回路でデータの出力制御を行うことにより、
伝播遅延時間を小さくでき、且つ出力データの切り換え
を行った場合にも伝播遅延時間の差を小さくでき、動作
マージンを確保することのできるデータセレクト回路を
実現することができる。
し、Ｆ／Ｆ回路でデータの出力制御を行うことにより、
伝播遅延時間を小さくでき、且つ出力データの切り換え
を行った場合にも伝播遅延時間の差を小さくでき、動作
マージンを確保することのできるデータセレクト回路を
実現することができる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明する図
【図３】 本発明のその他の実施例を説明する図
【図４】 従来例を説明する図
１０ 反転手段 １１ インバータ ２０ 第１のデータ通過手段 ２１、２１Ａ、３１、３１Ａ、５１ Ｆ／Ｆ回路 ２２、３２、４４ ＡＮＤ回路 ３０ 第２のデータ通過手段 ４０ 論理和手段 ４１、４２、４３ ＯＲ回路 ４１Ａ セレクタ
Claims (3)
- 【請求項１】 ２つの入力データ（Ｄ１、Ｄ２）の何れ
かを選択して出力する回路であって、 入力データを選択する選択信号（Ｓ）を反転する反転手
段（１０）と、 前記選択信号（Ｓ）で入力データ（Ｄ１）を通過させる
第１のデータ通過手段（２０）と、 前記選択信号（Ｓ）を前記反転手段（１０）で反転した
出力により、入力データ（Ｄ２）を通過させる第２のデ
ータ通過手段（３０）と、 前記第１のデータ通過手段（２０）の出力と、前記第２
のデータ通過手段（３０）の出力の論理和をとる論理和
手段（４０）とを備えたことを特徴とするデータセレク
ト回路。 - 【請求項２】 前記第１のデータ通過手段（２０）と、
前記第２のデータ通過手段（３０）をフリップフロップ
回路（２１、３１）から構成したことを特徴とする請求
項１記載のデータセレクト回路。 - 【請求項３】 前記第１のデータ通過手段（２０）と、
前記第２のデータ通過手段（３０）を論理積回路（２
２、３２）から構成したことを特徴とする請求項１記載
のデータセレクト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23352991A JPH0575414A (ja) | 1991-09-13 | 1991-09-13 | データセレクト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23352991A JPH0575414A (ja) | 1991-09-13 | 1991-09-13 | データセレクト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575414A true JPH0575414A (ja) | 1993-03-26 |
Family
ID=16956473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23352991A Withdrawn JPH0575414A (ja) | 1991-09-13 | 1991-09-13 | データセレクト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575414A (ja) |
-
1991
- 1991-09-13 JP JP23352991A patent/JPH0575414A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |