JPH05252004A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH05252004A JPH05252004A JP4083012A JP8301292A JPH05252004A JP H05252004 A JPH05252004 A JP H05252004A JP 4083012 A JP4083012 A JP 4083012A JP 8301292 A JP8301292 A JP 8301292A JP H05252004 A JPH05252004 A JP H05252004A
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Abstract
(57)【要約】
【目的】 ゲート回路によって構成したラッチ回路を構
成する回路素子に動作時間のばらつきがあっても安定に
動作するようにする。 【構成】 一方が負論理である２つの入力端子を持つ第
１のＡＮＤゲ−トと，二つの入力端子を持つ第２のＡＮ
Ｄゲ−トと，二つの入力端子を持つ第３のＡＮＤゲ−ト
と，三つの入力端子を持つＯＲゲ−トとから成り，コン
トロ−ル信号を上記第１のＡＮＤゲ−トの負論理の入力
端子と上記第２のＡＮＤゲ−トの一つの入力端子に入力
し，デ−タ入力信号を上記第２のＡＮＤゲ−トの他の入
力端子と上記第３のＡＮＤゲ−トの一つの入力端子に入
力し，上記第１のＡＮＤゲ−トの正論理の入力端子と上
記第３のＡＮＤゲ−トの他の入力端子と上記ＯＲゲ−ト
の出力端子を接続し，上記第１乃至第３のＡＮＤゲ−ト
の出力端子を上記ＯＲゲ−トの三つの入力端子に夫々接
続し，上記ＯＲゲ−トの出力端子の出力を出力信号とす
るように構成した。
成する回路素子に動作時間のばらつきがあっても安定に
動作するようにする。 【構成】 一方が負論理である２つの入力端子を持つ第
１のＡＮＤゲ−トと，二つの入力端子を持つ第２のＡＮ
Ｄゲ−トと，二つの入力端子を持つ第３のＡＮＤゲ−ト
と，三つの入力端子を持つＯＲゲ−トとから成り，コン
トロ−ル信号を上記第１のＡＮＤゲ−トの負論理の入力
端子と上記第２のＡＮＤゲ−トの一つの入力端子に入力
し，デ−タ入力信号を上記第２のＡＮＤゲ−トの他の入
力端子と上記第３のＡＮＤゲ−トの一つの入力端子に入
力し，上記第１のＡＮＤゲ−トの正論理の入力端子と上
記第３のＡＮＤゲ−トの他の入力端子と上記ＯＲゲ−ト
の出力端子を接続し，上記第１乃至第３のＡＮＤゲ−ト
の出力端子を上記ＯＲゲ−トの三つの入力端子に夫々接
続し，上記ＯＲゲ−トの出力端子の出力を出力信号とす
るように構成した。
Description
【０００１】
【産業上の利用分野】この発明は各種デジタル回路に使
用するラッチ回路に係り，特に，ラッチ回路を構成する
各ゲ−ト回路素子の動作速度にばらつきがあっても影響
されることなく安定に作動するラッチ回路に関する。
用するラッチ回路に係り，特に，ラッチ回路を構成する
各ゲ−ト回路素子の動作速度にばらつきがあっても影響
されることなく安定に作動するラッチ回路に関する。
【０００２】
【従来の技術】従来の，論理ゲ−ト素子を組み合わせて
構成したラッチ回路は図５に示すように形成されてい
る。図５は複数のゲ−ト回路によって構成した従来のラ
ッチ回路を示している。ラッチ回路のコントロール信号
Ｃは，第１のＡＮＤゲ−ト１の反転入力回路を形成して
いる第２の入力回路ｉ12と第２のＡＮＤゲ−ト２の第１
の入力回路ｉ21に入力している。また，データ入力信号
Ｄは第２のＡＮＤゲ−ト２の第２の入力回路ｉ22に入力
している。また，第１のＡＮＤゲ−ト１の出力信号Ｓ1
，第２のＡＮＤゲ−ト２の出力信号Ｓ2 はそれぞれＯ
Ｒゲ−ト５に入力している。このＯＲゲ−ト５の出力信
号Ｑはこのラッチ回路のラッチ出力信号である。さら
に，ラッチ出力信号Ｑは第１のＡＮＤゲ−ト１の第１の
入力回路ｉ11に入力している。上述した回路構成におけ
る回路動作の１例を図６に示す。図６は横軸に時間，縦
軸に各信号変化を示している。図６において，信号変化
を示すＣはコントロール信号，信号変化を示すＤはデー
タ入力信号，信号変化を示すＳ1 は第１のＡＮＤゲ−ト
の出力信号，信号変化を示すＳ2 は第２のＡＮＤゲ−ト
の出力信号，信号変化を示すＱはこのラッチ回路のラッ
チ出力信号をそれぞれ示している。また，各信号の上部
はＨ（ハイ），下部はＬ（ロウ）を示している。今，例
えば，データ入力信号ＤがＨ（ハイ）の状態でコントロ
ール信号Ｃが時刻ｔ1 においてＨ（ハイ）からＬ（ロ
ウ）に変化すると，第２のＡＮＤゲ−ト２の出力信号Ｓ
2 はＨ（ハイ）からＬ（ロウ）に変化するが，それまで
の出力信号ＱはＨ（ハイ）であったので，第１のＡＮＤ
ゲ−ト出力信号Ｓ1 はＬ（ロウ）からＨ（ハイ）に変化
してこのラッチ回路の出力信号はＨ（ハイ）のまま維持
される。従って，表１に示す真理値表のようにコントロ
ール信号入力がＨ（ハイ）の場合はデータ入力信号Ｄが
そのまま出力し，コントロール信号入力がＬ（ロウ）の
場合はデータ入力信号Ｄは変化せず，コントロール信号
入力がＬ（ロウ）に変化する前のデータ入力信号Ｄがラ
ッチされる。
構成したラッチ回路は図５に示すように形成されてい
る。図５は複数のゲ−ト回路によって構成した従来のラ
ッチ回路を示している。ラッチ回路のコントロール信号
Ｃは，第１のＡＮＤゲ−ト１の反転入力回路を形成して
いる第２の入力回路ｉ12と第２のＡＮＤゲ−ト２の第１
の入力回路ｉ21に入力している。また，データ入力信号
Ｄは第２のＡＮＤゲ−ト２の第２の入力回路ｉ22に入力
している。また，第１のＡＮＤゲ−ト１の出力信号Ｓ1
，第２のＡＮＤゲ−ト２の出力信号Ｓ2 はそれぞれＯ
Ｒゲ−ト５に入力している。このＯＲゲ−ト５の出力信
号Ｑはこのラッチ回路のラッチ出力信号である。さら
に，ラッチ出力信号Ｑは第１のＡＮＤゲ−ト１の第１の
入力回路ｉ11に入力している。上述した回路構成におけ
る回路動作の１例を図６に示す。図６は横軸に時間，縦
軸に各信号変化を示している。図６において，信号変化
を示すＣはコントロール信号，信号変化を示すＤはデー
タ入力信号，信号変化を示すＳ1 は第１のＡＮＤゲ−ト
の出力信号，信号変化を示すＳ2 は第２のＡＮＤゲ−ト
の出力信号，信号変化を示すＱはこのラッチ回路のラッ
チ出力信号をそれぞれ示している。また，各信号の上部
はＨ（ハイ），下部はＬ（ロウ）を示している。今，例
えば，データ入力信号ＤがＨ（ハイ）の状態でコントロ
ール信号Ｃが時刻ｔ1 においてＨ（ハイ）からＬ（ロ
ウ）に変化すると，第２のＡＮＤゲ−ト２の出力信号Ｓ
2 はＨ（ハイ）からＬ（ロウ）に変化するが，それまで
の出力信号ＱはＨ（ハイ）であったので，第１のＡＮＤ
ゲ−ト出力信号Ｓ1 はＬ（ロウ）からＨ（ハイ）に変化
してこのラッチ回路の出力信号はＨ（ハイ）のまま維持
される。従って，表１に示す真理値表のようにコントロ
ール信号入力がＨ（ハイ）の場合はデータ入力信号Ｄが
そのまま出力し，コントロール信号入力がＬ（ロウ）の
場合はデータ入力信号Ｄは変化せず，コントロール信号
入力がＬ（ロウ）に変化する前のデータ入力信号Ｄがラ
ッチされる。
【０００３】
【表１】
【０００４】
【発明が解決しようとする課題】ところで，上述したよ
うな従来のラッチ回路であると，例えば，図７に示すよ
うにこのラッチ回路を構成する論理ゲ−ト素子におい
て，ＡＮＤゲ−ト１の素子がＡＮＤゲ−ト２の素子より
も遅れて動作するようなことがあると正常な動作をしな
い場合がある。図７は図６と同じ各信号の変化状況を示
している。図７において，ＡＮＤゲ−ト１の素子がＡＮ
Ｄゲ−ト２の素子よりも遅れて動作すると，コントロー
ル信号ＣがＨ（ハイ）からＬ（ロウ）に変化する時に信
号Ｓ1 と信号Ｓ2 が同時にＬ（ロウ）になる期間が存在
し，時刻ｔ2 からその期間ラッチ回路の出力信号ＱはＬ
（ロウ）になる。ＡＮＤゲ−ト１の素子の動作遅れが大
きいと信号Ｓ1 はＨ（ハイ）に変化することができず，
ラッチ回路の出力信号ＱはＨ（ハイ）からＬ（ロウ）に
変化したまま残ってラッチに失敗する。上述のように従
来のラッチ回路はその回路を構成する素子の動作速度に
ばらつきがあると安定なラッチ動作を実行しないことが
あるという問題があった。本発明は上記従来の問題点を
解決してラッチ回路を構成する回路素子に動作時間のば
らつきがあっても安定に動作するラッチ回路を提供する
ことを目的（課題）としている。
うな従来のラッチ回路であると，例えば，図７に示すよ
うにこのラッチ回路を構成する論理ゲ−ト素子におい
て，ＡＮＤゲ−ト１の素子がＡＮＤゲ−ト２の素子より
も遅れて動作するようなことがあると正常な動作をしな
い場合がある。図７は図６と同じ各信号の変化状況を示
している。図７において，ＡＮＤゲ−ト１の素子がＡＮ
Ｄゲ−ト２の素子よりも遅れて動作すると，コントロー
ル信号ＣがＨ（ハイ）からＬ（ロウ）に変化する時に信
号Ｓ1 と信号Ｓ2 が同時にＬ（ロウ）になる期間が存在
し，時刻ｔ2 からその期間ラッチ回路の出力信号ＱはＬ
（ロウ）になる。ＡＮＤゲ−ト１の素子の動作遅れが大
きいと信号Ｓ1 はＨ（ハイ）に変化することができず，
ラッチ回路の出力信号ＱはＨ（ハイ）からＬ（ロウ）に
変化したまま残ってラッチに失敗する。上述のように従
来のラッチ回路はその回路を構成する素子の動作速度に
ばらつきがあると安定なラッチ動作を実行しないことが
あるという問題があった。本発明は上記従来の問題点を
解決してラッチ回路を構成する回路素子に動作時間のば
らつきがあっても安定に動作するラッチ回路を提供する
ことを目的（課題）としている。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に，本発明に基づくラッチ回路は，一方が負論理である
２つの入力端子を持つ第１のＡＮＤゲ−トと，二つの入
力端子を持つ第２のＡＮＤゲ−トと，二つの入力端子を
持つ第３のＡＮＤゲ−トと，三つの入力端子を持つＯＲ
ゲ−トとから成り，コントロ−ル信号を上記第１のＡＮ
Ｄゲ−トの負論理の入力端子と上記第２のＡＮＤゲ−ト
の一つの入力端子に入力し，デ−タ入力信号を上記第２
のＡＮＤゲ−トの他の入力端子と上記第３のＡＮＤゲ−
トの一つの入力端子に入力し，上記第１のＡＮＤゲ−ト
の正論理の入力端子と上記第３のＡＮＤゲ−トの他の入
力端子と上記ＯＲゲ−トの出力端子を接続し，上記第１
乃至第３のＡＮＤゲ−トの出力端子を上記ＯＲゲ−トの
三つの入力端子に夫々接続し，上記ＯＲゲ−トの出力端
子の出力を出力信号とするように構成した。また，本発
明に基づくラッチ回路はコントロール信号によってデ−
タ入力信号をラッチするようにしたラッチ回路におい
て，コントロ−ル信号とデ−タ入力信号及びラッチ出力
信号とが入力される複数の論理ゲ−ト回路から成る論理
演算回路，２入力ＡＮＤゲ−ト及び上記論理演算回路と
上記ＡＮＤゲ−トからの信号を受ける２入力ＯＲゲ−ト
とを備え，上記ＡＮＤゲ−トの一方の入力端子にはデ−
タ入力信号を加え，上記ＯＲゲ−トの出力をラッチ出力
信号とすると共に，この出力信号を上記論理演算回路と
上記ＡＮＤゲ−トの双方に夫々フィ−ドバックするよう
に構成することができる。
に，本発明に基づくラッチ回路は，一方が負論理である
２つの入力端子を持つ第１のＡＮＤゲ−トと，二つの入
力端子を持つ第２のＡＮＤゲ−トと，二つの入力端子を
持つ第３のＡＮＤゲ−トと，三つの入力端子を持つＯＲ
ゲ−トとから成り，コントロ−ル信号を上記第１のＡＮ
Ｄゲ−トの負論理の入力端子と上記第２のＡＮＤゲ−ト
の一つの入力端子に入力し，デ−タ入力信号を上記第２
のＡＮＤゲ−トの他の入力端子と上記第３のＡＮＤゲ−
トの一つの入力端子に入力し，上記第１のＡＮＤゲ−ト
の正論理の入力端子と上記第３のＡＮＤゲ−トの他の入
力端子と上記ＯＲゲ−トの出力端子を接続し，上記第１
乃至第３のＡＮＤゲ−トの出力端子を上記ＯＲゲ−トの
三つの入力端子に夫々接続し，上記ＯＲゲ−トの出力端
子の出力を出力信号とするように構成した。また，本発
明に基づくラッチ回路はコントロール信号によってデ−
タ入力信号をラッチするようにしたラッチ回路におい
て，コントロ−ル信号とデ−タ入力信号及びラッチ出力
信号とが入力される複数の論理ゲ−ト回路から成る論理
演算回路，２入力ＡＮＤゲ−ト及び上記論理演算回路と
上記ＡＮＤゲ−トからの信号を受ける２入力ＯＲゲ−ト
とを備え，上記ＡＮＤゲ−トの一方の入力端子にはデ−
タ入力信号を加え，上記ＯＲゲ−トの出力をラッチ出力
信号とすると共に，この出力信号を上記論理演算回路と
上記ＡＮＤゲ−トの双方に夫々フィ−ドバックするよう
に構成することができる。
【０００６】
【作用】本発明におけるラッチ回路は，基本構成の図１
のように構成したので，ラッチ回路を構成する回路素子
に動作時間のばらつきがあっても，このラッチ回路は誤
動作することなく，安定確実に動作する。また，別の構
成の図２のものでは，ラッチ回路内を構成する各ゲ−ト
回路素子の動作速度にばらつきがあっても，コントロ−
ル入力信号が反転する瞬間におけるデ−タ入力信号と，
ラッチ回路出力信号とによって安定確実に動作する。
のように構成したので，ラッチ回路を構成する回路素子
に動作時間のばらつきがあっても，このラッチ回路は誤
動作することなく，安定確実に動作する。また，別の構
成の図２のものでは，ラッチ回路内を構成する各ゲ−ト
回路素子の動作速度にばらつきがあっても，コントロ−
ル入力信号が反転する瞬間におけるデ−タ入力信号と，
ラッチ回路出力信号とによって安定確実に動作する。
【０００７】
【実施例】実施例１：先ず，本発明に基づく実施例１に
ついて概要ブロックを示す図１と概要動作特性を示す図
２を参照して詳細に説明する。図１においては従来のも
のと同一機能の要素回路は図５と同一の符号を付して示
している。即ち，従来の回路と同様に，ラッチ回路のコ
ントロール信号Ｃは第１のＡＮＤゲ−ト１の第２の入力
回路ｉ12と第２のＡＮＤゲ−ト２の第１の入力回路ｉ21
に入力している。第１のＡＮＤゲ−ト１の第２の入力回
路ｉ12は反転入力回路を形成している。また，データ入
力信号Ｄは第２のＡＮＤゲ−ト２の第２の入力回路ｉ22
に入力している。また，ラッチ出力信号Ｑは第１のＡＮ
Ｄゲ−ト１の第１の入力回路ｉ11に入力している。さら
に，図１において，第３のＡＮＤゲ−ト３の第１の入力
回路ｉ31にはラッチ出力信号Ｑが入力し，第３のＡＮＤ
ゲ−ト３の第２の入力回路ｉ32にはデータ入力信号Ｄが
入力している。上述したＡＮＤゲ−ト１からは出力信号
Ｓ1 が出力し，ＡＮＤゲ−ト２からは出力信号Ｓ2 が出
力している。第３のＡＮＤゲ−ト３の出力信号Ｓ3 は上
述した２個のＡＮＤゲ−トの出力信号Ｓ1 ，Ｓ2 ととも
にＯＲゲ−ト４に入力していて，このＯＲゲ−ト４の出
力がこのラッチ回路のラッチ出力信号Ｑをなしている。
ついて概要ブロックを示す図１と概要動作特性を示す図
２を参照して詳細に説明する。図１においては従来のも
のと同一機能の要素回路は図５と同一の符号を付して示
している。即ち，従来の回路と同様に，ラッチ回路のコ
ントロール信号Ｃは第１のＡＮＤゲ−ト１の第２の入力
回路ｉ12と第２のＡＮＤゲ−ト２の第１の入力回路ｉ21
に入力している。第１のＡＮＤゲ−ト１の第２の入力回
路ｉ12は反転入力回路を形成している。また，データ入
力信号Ｄは第２のＡＮＤゲ−ト２の第２の入力回路ｉ22
に入力している。また，ラッチ出力信号Ｑは第１のＡＮ
Ｄゲ−ト１の第１の入力回路ｉ11に入力している。さら
に，図１において，第３のＡＮＤゲ−ト３の第１の入力
回路ｉ31にはラッチ出力信号Ｑが入力し，第３のＡＮＤ
ゲ−ト３の第２の入力回路ｉ32にはデータ入力信号Ｄが
入力している。上述したＡＮＤゲ−ト１からは出力信号
Ｓ1 が出力し，ＡＮＤゲ−ト２からは出力信号Ｓ2 が出
力している。第３のＡＮＤゲ−ト３の出力信号Ｓ3 は上
述した２個のＡＮＤゲ−トの出力信号Ｓ1 ，Ｓ2 ととも
にＯＲゲ−ト４に入力していて，このＯＲゲ−ト４の出
力がこのラッチ回路のラッチ出力信号Ｑをなしている。
【０００８】上述の回路の動作のうちデータ入力信号Ｄ
がＨ（ハイ）の状態でコントロール信号ＣがＨ（ハイ）
からＬ（ロウ）に変化する時の概要動作を示す図２をも
参照して詳細に説明する。図２は横軸に時間，縦軸に各
信号変化を示している。図２において，信号変化を示す
Ｃはコントロール信号，信号変化を示すＤはデータ入力
信号，信号変化を示すＳ1 は第１のＡＮＤゲ−トの出力
信号，信号変化を示すＳ2 は第２のＡＮＤゲ−トの出力
信号，信号変化を示すＳ3 は第３のＡＮＤゲ−トの出力
信号，信号変化を示すＱはこのラッチ回路のラッチ出力
信号を夫々示している。また，各信号の上部はＨ（ハ
イ），下部はＬ（ロウ）を示している。図１に示した回
路構成における動作は波形図は示さないが，表１によっ
て前述した真理値表と同様，データ入力信号ＤがＬ（ロ
ウ）でコントロール信号ＣがＨ（ハイ）の場合は，第１
のＡＮＤゲ−ト１の出力信号Ｓ1 はＬ（ロウ），第２の
ＡＮＤゲ−ト２の出力信号Ｓ2 はＬ（ロウ），第３のＡ
ＮＤゲ−ト３の出力信号Ｓ3 もＬ（ロウ）であって，ラ
ッチ回路の出力信号ＱはＬ（ロウ）である。データ入力
信号ＤがＨ（ハイ）でコントロール信号ＣがＨ（ハイ）
の場合は，第１のＡＮＤゲ−ト１の出力信号Ｓ1 はＬ
（ロウ），第２のＡＮＤゲ−ト２の出力信号Ｓ2 はＨ
（ハイ），第３のＡＮＤゲ−ト３の出力信号Ｓ3 はラッ
チ回路の出力信号Ｑで定まりラッチ回路の出力信号Ｑは
Ｈ（ハイ）である。データ入力信号ＤがＬ（ロウ）の状
態でコントロール信号ＣがＨ（ハイ）からＬ（ロウ）に
変化すると，第２のＡＮＤゲ−ト２の出力信号Ｓ2 はＬ
（ロウ）のままで，それまでの出力信号ＱはＬ（ロウ）
であったので第１のＡＮＤゲ−ト出力信号Ｓ1 もＬ（ロ
ウ）のままである。第３のＡＮＤゲ−ト出力信号Ｓ3 も
Ｌ（ロウ）のままでラッチ回路の出力信号ＱはＬ（ロ
ウ）である。図２に示すようにデータ入力信号ＤがＨ
（ハイ）の状態でコントロール信号Ｃが時刻ｔ1 にＨ
（ハイ）からＬ（ロウ）に変化すると，第２のＡＮＤゲ
−ト２の出力信号Ｓ2 はＨ（ハイ）からＬ（ロウ）に変
化するが，それまでの出力信号ＱはＨ（ハイ）であった
ので，第１のＡＮＤゲ−ト出力信号Ｓ1 はＬ（ロウ）か
らＨ（ハイ）に変化する。従ってこのラッチ回路の出力
信号はＨ（ハイ）のまま維持される。従ってまた，第３
のＡＮＤゲ−ト出力信号Ｓ3 はＨ（ハイ）のまま変化し
ない。即ち，表１に示す真理値表のように，コントロー
ル信号入力がＨ（ハイ）の場合はデータ入力信号Ｄがそ
のまま出力し，コントロール信号入力がＬ（ロウ）の場
合はデータ入力信号Ｄは変化せず，コントロール信号入
力がＬ（ロウ）の変化する前のデータ入力信号Ｄがラッ
チされる。
がＨ（ハイ）の状態でコントロール信号ＣがＨ（ハイ）
からＬ（ロウ）に変化する時の概要動作を示す図２をも
参照して詳細に説明する。図２は横軸に時間，縦軸に各
信号変化を示している。図２において，信号変化を示す
Ｃはコントロール信号，信号変化を示すＤはデータ入力
信号，信号変化を示すＳ1 は第１のＡＮＤゲ−トの出力
信号，信号変化を示すＳ2 は第２のＡＮＤゲ−トの出力
信号，信号変化を示すＳ3 は第３のＡＮＤゲ−トの出力
信号，信号変化を示すＱはこのラッチ回路のラッチ出力
信号を夫々示している。また，各信号の上部はＨ（ハ
イ），下部はＬ（ロウ）を示している。図１に示した回
路構成における動作は波形図は示さないが，表１によっ
て前述した真理値表と同様，データ入力信号ＤがＬ（ロ
ウ）でコントロール信号ＣがＨ（ハイ）の場合は，第１
のＡＮＤゲ−ト１の出力信号Ｓ1 はＬ（ロウ），第２の
ＡＮＤゲ−ト２の出力信号Ｓ2 はＬ（ロウ），第３のＡ
ＮＤゲ−ト３の出力信号Ｓ3 もＬ（ロウ）であって，ラ
ッチ回路の出力信号ＱはＬ（ロウ）である。データ入力
信号ＤがＨ（ハイ）でコントロール信号ＣがＨ（ハイ）
の場合は，第１のＡＮＤゲ−ト１の出力信号Ｓ1 はＬ
（ロウ），第２のＡＮＤゲ−ト２の出力信号Ｓ2 はＨ
（ハイ），第３のＡＮＤゲ−ト３の出力信号Ｓ3 はラッ
チ回路の出力信号Ｑで定まりラッチ回路の出力信号Ｑは
Ｈ（ハイ）である。データ入力信号ＤがＬ（ロウ）の状
態でコントロール信号ＣがＨ（ハイ）からＬ（ロウ）に
変化すると，第２のＡＮＤゲ−ト２の出力信号Ｓ2 はＬ
（ロウ）のままで，それまでの出力信号ＱはＬ（ロウ）
であったので第１のＡＮＤゲ−ト出力信号Ｓ1 もＬ（ロ
ウ）のままである。第３のＡＮＤゲ−ト出力信号Ｓ3 も
Ｌ（ロウ）のままでラッチ回路の出力信号ＱはＬ（ロ
ウ）である。図２に示すようにデータ入力信号ＤがＨ
（ハイ）の状態でコントロール信号Ｃが時刻ｔ1 にＨ
（ハイ）からＬ（ロウ）に変化すると，第２のＡＮＤゲ
−ト２の出力信号Ｓ2 はＨ（ハイ）からＬ（ロウ）に変
化するが，それまでの出力信号ＱはＨ（ハイ）であった
ので，第１のＡＮＤゲ−ト出力信号Ｓ1 はＬ（ロウ）か
らＨ（ハイ）に変化する。従ってこのラッチ回路の出力
信号はＨ（ハイ）のまま維持される。従ってまた，第３
のＡＮＤゲ−ト出力信号Ｓ3 はＨ（ハイ）のまま変化し
ない。即ち，表１に示す真理値表のように，コントロー
ル信号入力がＨ（ハイ）の場合はデータ入力信号Ｄがそ
のまま出力し，コントロール信号入力がＬ（ロウ）の場
合はデータ入力信号Ｄは変化せず，コントロール信号入
力がＬ（ロウ）の変化する前のデータ入力信号Ｄがラッ
チされる。
【０００９】第１のＡＮＤゲ−ト１を構成する素子の動
作時間が第２のＡＮＤゲ−ト２を構成する素子２よりも
遅れて動作した場合のデータ入力信号ＤがＨ（ハイ）の
状態でコントロール信号ＣがＨ（ハイ）からＬ（ロウ）
に変化する時の概要動作は図３に示すように動作する。
図３は図２と同様横軸に時間，縦軸にＣ，Ｄ，Ｓ１，Ｓ
２，Ｓ３，Ｑの各信号変化を示している。図３におい
て，ＡＮＤゲ−ト１の素子がＡＮＤゲ−ト２の素子より
もｔ2 遅れて動作するとコントロール信号ＣがＨ（ハ
イ）からＬ（ロウ）に変化する時に信号Ｓ1 と信号Ｓ2
が同時にＬ（ロウ）になる期間が存在する。しかし，そ
の期間第３のＡＮＤゲ−ト３の出力信号Ｓ3 はラッチ回
路の出力信号ＱがＨ（ハイ）の状態なのでＨ（ハイ）の
まま維持される。従って，ラッチ回路の出力信号ＱはＨ
（ハイ）のまま維持される。
作時間が第２のＡＮＤゲ−ト２を構成する素子２よりも
遅れて動作した場合のデータ入力信号ＤがＨ（ハイ）の
状態でコントロール信号ＣがＨ（ハイ）からＬ（ロウ）
に変化する時の概要動作は図３に示すように動作する。
図３は図２と同様横軸に時間，縦軸にＣ，Ｄ，Ｓ１，Ｓ
２，Ｓ３，Ｑの各信号変化を示している。図３におい
て，ＡＮＤゲ−ト１の素子がＡＮＤゲ−ト２の素子より
もｔ2 遅れて動作するとコントロール信号ＣがＨ（ハ
イ）からＬ（ロウ）に変化する時に信号Ｓ1 と信号Ｓ2
が同時にＬ（ロウ）になる期間が存在する。しかし，そ
の期間第３のＡＮＤゲ−ト３の出力信号Ｓ3 はラッチ回
路の出力信号ＱがＨ（ハイ）の状態なのでＨ（ハイ）の
まま維持される。従って，ラッチ回路の出力信号ＱはＨ
（ハイ）のまま維持される。
【００１０】実施例２：本発明に基づくラッチ回路の実
施例２を概要ブロックを示す図４によって説明する。図
４において，１０は複数の論理ゲ−ト回路により構成さ
れた論理演算回路であって，ラッチ回路のコントロ−ル
信号Ｃとデ−タ入力信号Ｄ及びラッチ出力回路の出力信
号Ｑがフィ−ドバックされて入力しており，この論理演
算回路１０の出力は論理加算回路であるＯＲゲ−ト６の
一つの入力端子に入力している。３は２入力のＡＮＤゲ
−トであって，デ−タ入力信号Ｄとラッチ出力回路から
の信号Ｑがフィ−ドバックされて入力している。このＡ
ＮＤゲ−ト３の出力は上記論理演算回路１０の出力と共
に２入力のＯＲゲ−ト６に入力して論理加算し，ラッチ
回路出力信号Ｑを得るようにしている。
施例２を概要ブロックを示す図４によって説明する。図
４において，１０は複数の論理ゲ−ト回路により構成さ
れた論理演算回路であって，ラッチ回路のコントロ−ル
信号Ｃとデ−タ入力信号Ｄ及びラッチ出力回路の出力信
号Ｑがフィ−ドバックされて入力しており，この論理演
算回路１０の出力は論理加算回路であるＯＲゲ−ト６の
一つの入力端子に入力している。３は２入力のＡＮＤゲ
−トであって，デ−タ入力信号Ｄとラッチ出力回路から
の信号Ｑがフィ−ドバックされて入力している。このＡ
ＮＤゲ−ト３の出力は上記論理演算回路１０の出力と共
に２入力のＯＲゲ−ト６に入力して論理加算し，ラッチ
回路出力信号Ｑを得るようにしている。
【００１１】図４に示すように回路を構成することによ
って，論理演算回路１０内を構成する各ゲ−ト回路素子
の動作速度にばらつきがあっても，コントロ−ル入力信
号が反転する瞬間におけるデ−タ入力信号とラッチ回路
出力信号によって安定確実に動作する。
って，論理演算回路１０内を構成する各ゲ−ト回路素子
の動作速度にばらつきがあっても，コントロ−ル入力信
号が反転する瞬間におけるデ−タ入力信号とラッチ回路
出力信号によって安定確実に動作する。
【００１２】
【発明の効果】上記のように，本発明の実施例１のもの
は図１のように構成したから，ラッチ回路を構成する回
路素子に動作時間のばらつきがあっても，このラッチ回
路は誤動作することなく，安定確実に動作するという優
れた効果を有する。また，実施例２のものでは図４のよ
うに構成したから，ラッチ回路内を構成する各ゲ−ト回
路素子の動作速度にばらつきがあっても，コントロ−ル
入力信号が反転する瞬間におけるデ−タ入力信号と，ラ
ッチ回路出力信号とによって安定確実に動作するという
効果を有する。
は図１のように構成したから，ラッチ回路を構成する回
路素子に動作時間のばらつきがあっても，このラッチ回
路は誤動作することなく，安定確実に動作するという優
れた効果を有する。また，実施例２のものでは図４のよ
うに構成したから，ラッチ回路内を構成する各ゲ−ト回
路素子の動作速度にばらつきがあっても，コントロ−ル
入力信号が反転する瞬間におけるデ−タ入力信号と，ラ
ッチ回路出力信号とによって安定確実に動作するという
効果を有する。
【図１】本発明によるラッチ回路の実施例１を示す概要
ブロック図である。
ブロック図である。
【図２】本発明によるラッチ回路の動作例を示す特性図
である。
である。
【図３】本発明によるラッチ回路の動作例を示す別の特
性図である。
性図である。
【図４】本発明によるラッチ回路の実施例２を示す概要
ブロック図である。
ブロック図である。
【図５】従来のラッチ回路構成を示す概要ブロック図で
ある。
ある。
【図６】従来のラッチ回路の動作例を示す特性図であ
る。
る。
【図７】従来のラッチ回路の問題点を示す特性図であ
る。
る。
１，２，３：ＡＮＤゲ−ト ４，６：ＯＲゲ−ト １０：論理演算回路 Ｃ：コントロール信号 Ｄ：データ入力信号 Ｑ：ラッチ出力信号
Claims (2)
- 【請求項１】 一方が負論理である２つの入力端子を持
つ第１のＡＮＤゲ−トと，二つの入力端子を持つ第２の
ＡＮＤゲ−トと，二つの入力端子を持つ第３のＡＮＤゲ
−トと，三つの入力端子を持つＯＲゲ−トとから成り，
コントロ−ル信号を上記第１のＡＮＤゲ−トの負論理の
入力端子と上記第２のＡＮＤゲ−トの一つの入力端子に
入力し，デ−タ入力信号を上記第２のＡＮＤゲ−トの他
の入力端子と上記第３のＡＮＤゲ−トの一つの入力端子
に入力し，上記第１のＡＮＤゲ−トの正論理の入力端子
と上記第３のＡＮＤゲ−トの他の入力端子と上記ＯＲゲ
−トの出力端子を接続し，上記第１乃至第３のＡＮＤゲ
−トの出力端子を上記ＯＲゲ−トの三つの入力端子に夫
々接続し，上記ＯＲゲ−トの出力端子の出力を出力信号
とするようにしたことを特徴とするラッチ回路。 - 【請求項２】 コントロール信号によってデ−タ入力信
号をラッチするようにしたラッチ回路において，コント
ロ−ル信号とデ−タ入力信号及びラッチ出力信号とが入
力される複数の論理ゲ−ト回路から成る論理演算回路
（１０），２入力ＡＮＤゲ−ト（３）及び上記論理演算
回路（１０）と上記ＡＮＤゲ−ト（３）からの信号を受
ける２入力ＯＲゲ−ト（６）とを備え，上記ＡＮＤゲ−
ト（３）の一方の入力端子にはデ−タ入力信号を加え，
上記ＯＲゲ−ト（６）の出力をラッチ出力信号とすると
共に，この出力信号を上記論理演算回路（１０）と上記
ＡＮＤゲ−ト（３）の双方に夫々フィ−ドバックするよ
うにしたことを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083012A JPH05252004A (ja) | 1992-03-06 | 1992-03-06 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083012A JPH05252004A (ja) | 1992-03-06 | 1992-03-06 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05252004A true JPH05252004A (ja) | 1993-09-28 |
Family
ID=13790338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083012A Pending JPH05252004A (ja) | 1992-03-06 | 1992-03-06 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05252004A (ja) |
-
1992
- 1992-03-06 JP JP4083012A patent/JPH05252004A/ja active Pending
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