JPH0575433A - 入力バツフア回路 - Google Patents
入力バツフア回路Info
- Publication number
- JPH0575433A JPH0575433A JP3235264A JP23526491A JPH0575433A JP H0575433 A JPH0575433 A JP H0575433A JP 3235264 A JP3235264 A JP 3235264A JP 23526491 A JP23526491 A JP 23526491A JP H0575433 A JPH0575433 A JP H0575433A
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- Japan
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- channel mos
- mos transistor
- gate
- drain
- power supply
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- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 供給電源電圧の高低に対応して、入出力電圧
特性の差異の少ない半導体集積回路の入力バッファ回路
を提供する。 【構成】 本発明の入力バッファ回路は、ＥＳＤ保護回
路を形成するＰチャネルＭＯＳトランジスタ１およびＮ
チャネルＭＯＳトランジスタ２と、抵抗９を介して外部
端子５１に接続され、インバータを形成するＰチャネル
ＭＯＳトランジスタ３、ＮチャネルＭＯＳトランジスタ
４およびＮチャネルＭＯＳトランジスタ５と、出力段の
インバータを形成するＰチャネルＭＯＳトランジスタ７
およびＮチャネルＭＯＳトランジスタ８と、電源端子と
ＮチャネルＭＯＳトランジスタ５のゲートとの間に接続
され、電源電圧の高低に応じてＮチャネルＭＯＳトラン
ジスタ４のオン抵抗値を制御調整するＮチャネルＭＯＳ
トランジスタ６とを備えて構成される。
特性の差異の少ない半導体集積回路の入力バッファ回路
を提供する。 【構成】 本発明の入力バッファ回路は、ＥＳＤ保護回
路を形成するＰチャネルＭＯＳトランジスタ１およびＮ
チャネルＭＯＳトランジスタ２と、抵抗９を介して外部
端子５１に接続され、インバータを形成するＰチャネル
ＭＯＳトランジスタ３、ＮチャネルＭＯＳトランジスタ
４およびＮチャネルＭＯＳトランジスタ５と、出力段の
インバータを形成するＰチャネルＭＯＳトランジスタ７
およびＮチャネルＭＯＳトランジスタ８と、電源端子と
ＮチャネルＭＯＳトランジスタ５のゲートとの間に接続
され、電源電圧の高低に応じてＮチャネルＭＯＳトラン
ジスタ４のオン抵抗値を制御調整するＮチャネルＭＯＳ
トランジスタ６とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は入力バッファ回路に関
し、特に半導体集積回路において用いられる入力バッフ
ァ回路に関する。
し、特に半導体集積回路において用いられる入力バッフ
ァ回路に関する。
【０００２】
【従来の技術】従来の、この種の入力バッファ回路は、
図２に示されるように、外部端子５２に対応して、ソー
スおよびゲートが電源端子に接続され、ドレインが外部
端子５２に接続されるＰチャネルＭＯＳトランジスタ１
０と、ドレインが外部端子５２に接続され、ゲートおよ
びソースが接地点に接続されるＮチャネルＭＯＳトラン
ジスタ１１と、外部端子５２と節点Ｅとの間に接続され
る抵抗１６と、ソースが電源端子に接続されゲートが節
点Ｅに接続されて、ドレインが節点Ｆに接続されるＰチ
ャネルＭＯＳトランジスタ１２と、ドレインが節点Ｆに
接続されゲートが節点Ｅに接続されて、ソースが接地点
に接続されるＮチャネルＭＯＳトランジスタ１３と、ソ
ースが電源端子に接続されゲートが節点Ｆに接続され
て、ドレインが内部回路に接続されるＰチャネルＭＯＳ
トランジスタ１４と、ドレインが内部回路に接続されゲ
ートが節点Ｆに接続されて、ソースが接地点に接続され
るＮチャネルＭＯＳトランジスタ１５とを備えて構成さ
れる。
図２に示されるように、外部端子５２に対応して、ソー
スおよびゲートが電源端子に接続され、ドレインが外部
端子５２に接続されるＰチャネルＭＯＳトランジスタ１
０と、ドレインが外部端子５２に接続され、ゲートおよ
びソースが接地点に接続されるＮチャネルＭＯＳトラン
ジスタ１１と、外部端子５２と節点Ｅとの間に接続され
る抵抗１６と、ソースが電源端子に接続されゲートが節
点Ｅに接続されて、ドレインが節点Ｆに接続されるＰチ
ャネルＭＯＳトランジスタ１２と、ドレインが節点Ｆに
接続されゲートが節点Ｅに接続されて、ソースが接地点
に接続されるＮチャネルＭＯＳトランジスタ１３と、ソ
ースが電源端子に接続されゲートが節点Ｆに接続され
て、ドレインが内部回路に接続されるＰチャネルＭＯＳ
トランジスタ１４と、ドレインが内部回路に接続されゲ
ートが節点Ｆに接続されて、ソースが接地点に接続され
るＮチャネルＭＯＳトランジスタ１５とを備えて構成さ
れる。
【０００３】図２において、ＰチャネルＭＯＳトランジ
スタ１０およびＮチャネルＭＯＳトランジスタ１１は、
ＥＳＤ保護対策用の回路を形成しており、外部端子５２
より入力される信号は、抵抗１６を介して、Ｐチャネル
ＭＯＳトランジスタ１２およびＮチャネルＭＯＳトラン
ジスタ１３により形成されるインバータによりレベル反
転されて節点Ｆに出力され、ＰチャネルＭＯＳトランジ
スタ１４およびＮチャネルＭＯＳトランジスタ１５によ
り形成される出力段のインバータを介して、再度レベル
反転されて内部回路に送出される。
スタ１０およびＮチャネルＭＯＳトランジスタ１１は、
ＥＳＤ保護対策用の回路を形成しており、外部端子５２
より入力される信号は、抵抗１６を介して、Ｐチャネル
ＭＯＳトランジスタ１２およびＮチャネルＭＯＳトラン
ジスタ１３により形成されるインバータによりレベル反
転されて節点Ｆに出力され、ＰチャネルＭＯＳトランジ
スタ１４およびＮチャネルＭＯＳトランジスタ１５によ
り形成される出力段のインバータを介して、再度レベル
反転されて内部回路に送出される。
【０００４】本従来例においては、ＰチャネルＭＯＳト
ランジスタ１２および１４と、ＮチャネルＭＯＳトラン
ジスタ１３および１５の各ＭＯＳトランジスタのチャネ
ル幅（Ｗ）およびチャネル長（Ｌ）に対応するＷ／Ｌレ
シオの数値を調整することにより、外部端子５２からの
入力信号レベルに対応するＴＴＬ動作およびＣＭＯＳ動
作を行う入力バッファ回路が実現されている。
ランジスタ１２および１４と、ＮチャネルＭＯＳトラン
ジスタ１３および１５の各ＭＯＳトランジスタのチャネ
ル幅（Ｗ）およびチャネル長（Ｌ）に対応するＷ／Ｌレ
シオの数値を調整することにより、外部端子５２からの
入力信号レベルに対応するＴＴＬ動作およびＣＭＯＳ動
作を行う入力バッファ回路が実現されている。
【０００５】なお、図２の回路構成に対応して、節点Ｆ
における入出力電圧特性例が、図３の符号により示さ
れている。なお、図３には、電源電圧が高電圧の場合と
低電圧の場合の二つのケースについての特性が図示され
ている。
における入出力電圧特性例が、図３の符号により示さ
れている。なお、図３には、電源電圧が高電圧の場合と
低電圧の場合の二つのケースについての特性が図示され
ている。
【０００６】
【発明が解決しようとする課題】上述した従来の入力バ
ッファ回路においては、インバータを形成するＰチャネ
ルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジ
スタのＷ／Ｌレシオを調整することにより、ＣＭＯＳト
ランジスタにより、ＴＴＬ入力レベルまたはＣＭＯＳ入
力レベルの動作を保証する方法が用いられているが、使
用される各種動作電源電圧（２．５〜６Ｖ）に対して、
ＴＴＬ入力レベルまたはＣＭＯＳ入力レベルを保証する
ためには、従来のように、インバータを形成するＭＯＳ
トランジスタのＷ／Ｌレシオを調整する設計方法では、
入力電圧の高い場合または低い場合等において要求仕様
に対し不適格となり、広範囲の動作電源電圧に対応し得
ないという欠点がある。
ッファ回路においては、インバータを形成するＰチャネ
ルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジ
スタのＷ／Ｌレシオを調整することにより、ＣＭＯＳト
ランジスタにより、ＴＴＬ入力レベルまたはＣＭＯＳ入
力レベルの動作を保証する方法が用いられているが、使
用される各種動作電源電圧（２．５〜６Ｖ）に対して、
ＴＴＬ入力レベルまたはＣＭＯＳ入力レベルを保証する
ためには、従来のように、インバータを形成するＭＯＳ
トランジスタのＷ／Ｌレシオを調整する設計方法では、
入力電圧の高い場合または低い場合等において要求仕様
に対し不適格となり、広範囲の動作電源電圧に対応し得
ないという欠点がある。
【０００７】
【課題を解決するための手段】本発明の入力バッファ回
路は、半導体集積回路による入力バッファ回路におい
て、ソースおよびゲートが電源端子に接続され、ドレイ
ンが外部端子に接続される第１のＰチャネルＭＯＳトラ
ンジスタと、ドレインが前記外部端子に接続され、ゲー
トおよびソースが接地端子に接続される第１のＮチャネ
ルＭＯＳトランジスタと、ソースが電源端子に接続さ
れ、ゲートが所定の抵抗を介して前記外部端子に接続さ
れる第２のＰチャネルＭＯＳトランジスタと、ドレイン
が前記第２のＰチャネルＭＯＳトランジスタのドレイン
に接続され、ゲートが前記第２のＰチャネルＭＯＳトラ
ンジスタのゲートに接続される第２のＮチャネルＭＯＳ
トランジスタと、ドレインが前記第２のＮチャネルＭＯ
Ｓトランジスタのソースに接続され、ドレインが接地端
子に接続される第３のＮチャネルＭＯＳトランジスタ
と、前記第３のＮチャネルＭＯＳトランジスタのオン抵
抗値を、電源電圧レベルに対応して制御調整する半導体
オン抵抗値制御回路と、ソースが電源端子に接続され、
ゲートが前記第２のＰチャネルＭＯＳトランジスタのド
レインに接続されるとともに、ドレインが内部回路に接
続される第３のＰチャネルＭＯＳトランジスタと、ドレ
インが前記内部回路に接続され、ゲートが前記第３のＰ
チャネルＭＯＳトランジスタのゲートに接続されるとと
もに、ソースが接地端子に接続される第４のＮチャネル
ＭＯＳトランジスタと、を備えて構成される。
路は、半導体集積回路による入力バッファ回路におい
て、ソースおよびゲートが電源端子に接続され、ドレイ
ンが外部端子に接続される第１のＰチャネルＭＯＳトラ
ンジスタと、ドレインが前記外部端子に接続され、ゲー
トおよびソースが接地端子に接続される第１のＮチャネ
ルＭＯＳトランジスタと、ソースが電源端子に接続さ
れ、ゲートが所定の抵抗を介して前記外部端子に接続さ
れる第２のＰチャネルＭＯＳトランジスタと、ドレイン
が前記第２のＰチャネルＭＯＳトランジスタのドレイン
に接続され、ゲートが前記第２のＰチャネルＭＯＳトラ
ンジスタのゲートに接続される第２のＮチャネルＭＯＳ
トランジスタと、ドレインが前記第２のＮチャネルＭＯ
Ｓトランジスタのソースに接続され、ドレインが接地端
子に接続される第３のＮチャネルＭＯＳトランジスタ
と、前記第３のＮチャネルＭＯＳトランジスタのオン抵
抗値を、電源電圧レベルに対応して制御調整する半導体
オン抵抗値制御回路と、ソースが電源端子に接続され、
ゲートが前記第２のＰチャネルＭＯＳトランジスタのド
レインに接続されるとともに、ドレインが内部回路に接
続される第３のＰチャネルＭＯＳトランジスタと、ドレ
インが前記内部回路に接続され、ゲートが前記第３のＰ
チャネルＭＯＳトランジスタのゲートに接続されるとと
もに、ソースが接地端子に接続される第４のＮチャネル
ＭＯＳトランジスタと、を備えて構成される。
【０００８】なお、前記半導体オン抵抗値制御回路は、
ドレインおよびゲートが電源端子に接続され、ソースが
前記第３のＮチャネルＭＯＳトランジスタのゲートに接
続される第５のＮチャネルＭＯＳトランジスタにより形
成してもよい。
ドレインおよびゲートが電源端子に接続され、ソースが
前記第３のＮチャネルＭＯＳトランジスタのゲートに接
続される第５のＮチャネルＭＯＳトランジスタにより形
成してもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示す回路図であ
る。図１に示されるように、本実施例は、外部端子５１
に対応して、ソースおよびゲートが電源端子に接続さ
れ、ドレインが外部端子５１に接続されるＰチャネルＭ
ＯＳトランジスタ１と、ドレインが外部端子５１に接続
され、ゲートおよびソースが接地点に接続されるＮチャ
ネルＭＯＳトランジスタ２と、外部端子５１と節点Ａと
の間に接続される抵抗９と、ソースが電源端子に接続さ
れゲートが節点Ａに接続されて、ドレインが節点Ｂに接
続されるＰチャネルＭＯＳトランジスタ３と、ドレイン
が節点Ｂに接続されゲートが節点Ａに接続されて、ソー
スが節点Ｃに接続されるＮチャネルＭＯＳトランジスタ
４と、ドレインが節点Ｃに接続されゲートが節点Ｄに接
続されて、ソースが接地点に接続されるＮチャネルＭＯ
Ｓトランジスタ５と、ドレインおよびゲートが電源端子
に接続され、ソースが節点Ｄに接続されるＮチャネルＭ
ＯＳトランジスタ６と、ソースが電源端子に接続されゲ
ートが節点Ｂに接続されてドレインが内部回路に接続さ
れるＰチャネルＭＯＳトランジスタ７と、ドレインが内
部回路に接続されゲートが節点Ｂに接続されて、ソース
が接地点に接続されるＮチャネルＭＯＳトランジスタ８
とを備えて構成されている。
る。図１に示されるように、本実施例は、外部端子５１
に対応して、ソースおよびゲートが電源端子に接続さ
れ、ドレインが外部端子５１に接続されるＰチャネルＭ
ＯＳトランジスタ１と、ドレインが外部端子５１に接続
され、ゲートおよびソースが接地点に接続されるＮチャ
ネルＭＯＳトランジスタ２と、外部端子５１と節点Ａと
の間に接続される抵抗９と、ソースが電源端子に接続さ
れゲートが節点Ａに接続されて、ドレインが節点Ｂに接
続されるＰチャネルＭＯＳトランジスタ３と、ドレイン
が節点Ｂに接続されゲートが節点Ａに接続されて、ソー
スが節点Ｃに接続されるＮチャネルＭＯＳトランジスタ
４と、ドレインが節点Ｃに接続されゲートが節点Ｄに接
続されて、ソースが接地点に接続されるＮチャネルＭＯ
Ｓトランジスタ５と、ドレインおよびゲートが電源端子
に接続され、ソースが節点Ｄに接続されるＮチャネルＭ
ＯＳトランジスタ６と、ソースが電源端子に接続されゲ
ートが節点Ｂに接続されてドレインが内部回路に接続さ
れるＰチャネルＭＯＳトランジスタ７と、ドレインが内
部回路に接続されゲートが節点Ｂに接続されて、ソース
が接地点に接続されるＮチャネルＭＯＳトランジスタ８
とを備えて構成されている。
【００１１】図１において、ＰチャネルＭＯＳトランジ
スタ１およびＮチャネルＭＯＳトランジスタ２は、ＥＳ
Ｄ保護対策用の回路を形成しており、外部端子５１より
入力される信号は、抵抗９を介して、ＰチャネルＭＯＳ
トランジスタ３およびＮチャネルＭＯＳトランジスタ４
のゲートに入力される。ＮチャネルＭＯＳトランジスタ
５のゲートには、電源電圧よりＮチャネルＭＯＳトラン
ジスタ６のスレッショルド電圧ＶTNを差引いた電圧が印
加されている。節点Ａの信号レベルは、反転されて節点
ＢＮ出力され、ＰチャネルＭＯＳトランジスタ７とＮチ
ャネルＭＯＳトランジスタ８により形成されるインバー
タを介して再度反転されて内部回路に出力される。
スタ１およびＮチャネルＭＯＳトランジスタ２は、ＥＳ
Ｄ保護対策用の回路を形成しており、外部端子５１より
入力される信号は、抵抗９を介して、ＰチャネルＭＯＳ
トランジスタ３およびＮチャネルＭＯＳトランジスタ４
のゲートに入力される。ＮチャネルＭＯＳトランジスタ
５のゲートには、電源電圧よりＮチャネルＭＯＳトラン
ジスタ６のスレッショルド電圧ＶTNを差引いた電圧が印
加されている。節点Ａの信号レベルは、反転されて節点
ＢＮ出力され、ＰチャネルＭＯＳトランジスタ７とＮチ
ャネルＭＯＳトランジスタ８により形成されるインバー
タを介して再度反転されて内部回路に出力される。
【００１２】この場合、ＰチャネルＭＯＳトランジスタ
３および７と、ＮチャネルＭＯＳトランジスタ４、５お
よび８の各ＭＯＳトランジスタのＷ／Ｌレシオは、この
数値を調整することにより、外部端子５２からの入力信
号レベルに対応するＴＴＬ動作およびＣＭＯＳ動作を行
う入力バッファ回路が実現されている。
３および７と、ＮチャネルＭＯＳトランジスタ４、５お
よび８の各ＭＯＳトランジスタのＷ／Ｌレシオは、この
数値を調整することにより、外部端子５２からの入力信
号レベルに対応するＴＴＬ動作およびＣＭＯＳ動作を行
う入力バッファ回路が実現されている。
【００１３】また、図１の回路構成に対応して、節点Ｂ
における入出力電圧特性例が、図３の符号により示さ
れている。なお、図３には、前述のように電源電圧が高
電圧の場合と低電圧の場合の二つのケースについての特
性例が示されている。
における入出力電圧特性例が、図３の符号により示さ
れている。なお、図３には、前述のように電源電圧が高
電圧の場合と低電圧の場合の二つのケースについての特
性例が示されている。
【００１４】図３の特性例によっても明らかなように、
電源電圧が高電圧の場合には、ＮチャネルＭＯＳトラン
ジスタ６のスレッショルド電圧ＶTNを差引いた電圧が、
ＮチャネルＭＯＳトランジスタ５のゲートに印加される
が、電源電圧が高電圧であるために、スレッショルド電
圧ＶTNを差引くことによる電圧レベルの低下に影響され
ることがなく、本実施例による特性例と、従来例にお
ける特性例は、略同一特性を示している。しかしなが
ら、電源電圧が低い場合には、電源電圧が低い上にスレ
ッショルド電圧ＶTNによる差引き分の影響が大となり、
ＮチャネルＭＯＳトランジスタ５のオン抵抗が大きくな
って、これにより論理しきい値が従来の入力バッファ回
路の場合に比較して拡大される。このように、Ｎチャネ
ルＭＯＳトランジスタ５のオン抵抗値を、供給される動
作電源電圧の高低に応じて、ＮチャネルＭＯＳトランジ
スタ６を介して制御調整することにより、図３に示され
るように、従来例に比較して、電源電圧の高低に対応す
る入出力電圧特性の差異が圧縮された特性を得ることが
できる。即ち、より広範な動作電源電圧に対応すること
のできる入力バッファ回路が実現される。
電源電圧が高電圧の場合には、ＮチャネルＭＯＳトラン
ジスタ６のスレッショルド電圧ＶTNを差引いた電圧が、
ＮチャネルＭＯＳトランジスタ５のゲートに印加される
が、電源電圧が高電圧であるために、スレッショルド電
圧ＶTNを差引くことによる電圧レベルの低下に影響され
ることがなく、本実施例による特性例と、従来例にお
ける特性例は、略同一特性を示している。しかしなが
ら、電源電圧が低い場合には、電源電圧が低い上にスレ
ッショルド電圧ＶTNによる差引き分の影響が大となり、
ＮチャネルＭＯＳトランジスタ５のオン抵抗が大きくな
って、これにより論理しきい値が従来の入力バッファ回
路の場合に比較して拡大される。このように、Ｎチャネ
ルＭＯＳトランジスタ５のオン抵抗値を、供給される動
作電源電圧の高低に応じて、ＮチャネルＭＯＳトランジ
スタ６を介して制御調整することにより、図３に示され
るように、従来例に比較して、電源電圧の高低に対応す
る入出力電圧特性の差異が圧縮された特性を得ることが
できる。即ち、より広範な動作電源電圧に対応すること
のできる入力バッファ回路が実現される。
【００１５】
【発明の効果】以上説明したように、本発明は、インバ
ータに含まれるＮチャネルＭＯＳトランジスタのソース
と接地点との間にＮチャネルＭＯＳトランジスタを挿入
接続して、当該ＮチャネルＭＯＳトランジスタのオン抵
抗値を、電源電圧の高低に応じて制御調整することによ
り、供給電源電圧の高低差に伴なう入出力電圧特性の差
異を圧縮し、広範囲に亘る動作電源電圧に対応すること
ができるという効果がある。
ータに含まれるＮチャネルＭＯＳトランジスタのソース
と接地点との間にＮチャネルＭＯＳトランジスタを挿入
接続して、当該ＮチャネルＭＯＳトランジスタのオン抵
抗値を、電源電圧の高低に応じて制御調整することによ
り、供給電源電圧の高低差に伴なう入出力電圧特性の差
異を圧縮し、広範囲に亘る動作電源電圧に対応すること
ができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例を示す回路図である。
【図３】入力バッファ回路の入出力電圧特性を示す図で
ある。
ある。
１、３、７、１０、１２、１４ ＰチャネルＭＯＳト
ランジスタ ２、４〜６、８、１１、１３、１５ ＮチャネルＭＯ
Ｓトランジスタ ９、１６ 抵抗
ランジスタ ２、４〜６、８、１１、１３、１５ ＮチャネルＭＯ
Ｓトランジスタ ９、１６ 抵抗
Claims (2)
- 【請求項１】 半導体集積回路による入力バッファ回路
において、 ソースおよびゲートが電源端子に接続され、ドレインが
外部端子に接続される第１のＰチャネルＭＯＳトランジ
スタと、 ドレインが前記外部端子に接続され、ゲートおよびソー
スが接地端子に接続される第１のＮチャネルＭＯＳトラ
ンジスタと、 ソースが電源端子に接続され、ゲートが所定の抵抗を介
して前記外部端子に接続される第２のＰチャネルＭＯＳ
トランジスタと、 ドレインが前記第２のＰチャネルＭＯＳトランジスタの
ドレインに接続され、ゲートが前記第２のＰチャネルＭ
ＯＳトランジスタのゲートに接続される第２のＮチャネ
ルＭＯＳトランジスタと、 ドレインが前記第２のＮチャネルＭＯＳトランジスタの
ソースに接続され、ドレインが接地端子に接続される第
３のＮチャネルＭＯＳトランジスタと、 前記第３のＮチャネルＭＯＳトランジスタのオン抵抗値
を、電源電圧レベルに対応して制御調整する半導体オン
抵抗値制御回路と、 ソースが電源端子に接続され、ゲートが前記第２のＰチ
ャネルＭＯＳトランジスタのドレインに接続されるとと
もに、ドレインが内部回路に接続される第３のＰチャネ
ルＭＯＳトランジスタと、 ドレインが前記内部回路に接続され、ゲートが前記第３
のＰチャネルＭＯＳトランジスタのゲートに接続される
とともに、ソースが接地端子に接続される第４のＮチャ
ネルＭＯＳトランジスタと、 を備えることを特徴とする入力バッファ回路。 - 【請求項２】 前記半導体オン抵抗値制御回路が、ドレ
インおよびゲートが電源端子に接続され、ソースが前記
第３のＮチャネルＭＯＳトランジスタのゲートに接続さ
れる第５のＮチャネルＭＯＳトランジスタにより形成さ
れる請求項１記載の入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235264A JPH0575433A (ja) | 1991-09-17 | 1991-09-17 | 入力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235264A JPH0575433A (ja) | 1991-09-17 | 1991-09-17 | 入力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575433A true JPH0575433A (ja) | 1993-03-26 |
Family
ID=16983516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235264A Pending JPH0575433A (ja) | 1991-09-17 | 1991-09-17 | 入力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043968A (en) * | 1997-06-20 | 2000-03-28 | Nec Corporation | ESD protection circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230220A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 相補性絶縁ゲ−ト型論理回路 |
| JPH03143019A (ja) * | 1989-10-30 | 1991-06-18 | Hitachi Ltd | 半導体集積回路 |
-
1991
- 1991-09-17 JP JP3235264A patent/JPH0575433A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230220A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 相補性絶縁ゲ−ト型論理回路 |
| JPH03143019A (ja) * | 1989-10-30 | 1991-06-18 | Hitachi Ltd | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043968A (en) * | 1997-06-20 | 2000-03-28 | Nec Corporation | ESD protection circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970902 |