JPH0575439A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
- Publication number
- JPH0575439A JPH0575439A JP25971691A JP25971691A JPH0575439A JP H0575439 A JPH0575439 A JP H0575439A JP 25971691 A JP25971691 A JP 25971691A JP 25971691 A JP25971691 A JP 25971691A JP H0575439 A JPH0575439 A JP H0575439A
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- JP
- Japan
- Prior art keywords
- output
- transistor
- pull
- base
- circuit
- Prior art date
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- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 206010065929 Cardiovascular insufficiency Diseases 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 プルダウン用トランジスタのコレクタ・ベー
ス間のショットキーダイオードと、このトランジスタの
ベース駆動用トランジスタのベース・エミッタ間に形成
される電流路に起因するＴＴＬ回路の出力ディレーをな
くす。 【構成】 回路出力２５と回路入力初段のエミッタフォ
ロワトランジスタ７のコレクタとの間に、トランジスタ
１０，ショットキーダイオード１６，１７からなる０ク
ランプ回路を接続する。出力２５がローのときに負ノイ
ズが加わると、０クランプ回路がオンし、出力２５を０
ｖ（略ローレベル）にクランプする。よって、プルダウ
ン用トランジスタ２１のショットキーダイオードと駆動
トランジスタ１１のベース・エミッタとの間に形成され
る電流路がなくなり、出力ローからハイへの変化が速く
なる。
ス間のショットキーダイオードと、このトランジスタの
ベース駆動用トランジスタのベース・エミッタ間に形成
される電流路に起因するＴＴＬ回路の出力ディレーをな
くす。 【構成】 回路出力２５と回路入力初段のエミッタフォ
ロワトランジスタ７のコレクタとの間に、トランジスタ
１０，ショットキーダイオード１６，１７からなる０ク
ランプ回路を接続する。出力２５がローのときに負ノイ
ズが加わると、０クランプ回路がオンし、出力２５を０
ｖ（略ローレベル）にクランプする。よって、プルダウ
ン用トランジスタ２１のショットキーダイオードと駆動
トランジスタ１１のベース・エミッタとの間に形成され
る電流路がなくなり、出力ローからハイへの変化が速く
なる。
Description
【０００１】
【技術分野】本発明はＴＴＬ回路に関し、特に出力電位
をプルアップ及びプルダウンする出力トランジスタを有
するＴＴＬ回路に関するものである。
をプルアップ及びプルダウンする出力トランジスタを有
するＴＴＬ回路に関するものである。
【０００２】
【従来技術】従来のこの種のＴＴＬ回路は図２に示す様
に３段増幅回路構成となっており、本例では１入力イン
バータ回路を示すが、複数入力のナンド回路であっても
良い。
に３段増幅回路構成となっており、本例では１入力イン
バータ回路を示すが、複数入力のナンド回路であっても
良い。
【０００３】入力１はダイオード３を介してエミッタフ
ォロワトランジスタ７のベース入力となっており、この
エミッタフォロワ出力は駆動トランジスタ１１のベース
入力となる。このトランジスタ１１のコレクタとエミッ
タとに一対の相補的な信号が得られ、この一対の相補信
号のうちコレクタ出力信号はトランジスタ１８のベース
入力となり、エミッタ出力信号はトランジスタ２１のベ
ース入力となる。
ォロワトランジスタ７のベース入力となっており、この
エミッタフォロワ出力は駆動トランジスタ１１のベース
入力となる。このトランジスタ１１のコレクタとエミッ
タとに一対の相補的な信号が得られ、この一対の相補信
号のうちコレクタ出力信号はトランジスタ１８のベース
入力となり、エミッタ出力信号はトランジスタ２１のベ
ース入力となる。
【０００４】トランジスタ１８と１９とはダーリントン
接続されており、両トランジスタ１８，１９により、出
力２５の電位をプルアップ（正電源２４）するようにな
っている。また、トランジスタ２１により出力２５の電
位をプルダウン（アース）するようになっている。
接続されており、両トランジスタ１８，１９により、出
力２５の電位をプルアップ（正電源２４）するようにな
っている。また、トランジスタ２１により出力２５の電
位をプルダウン（アース）するようになっている。
【０００５】尚、ダイオード２，４，１４，１５，２３
はショットキーダイオードであり、特にダイオード２及
び２３は回路の入出力端子における静電破壊防止用ダイ
オードである。また、５，６，８，１２，１３，２０，
２２は抵抗素子を示す。
はショットキーダイオードであり、特にダイオード２及
び２３は回路の入出力端子における静電破壊防止用ダイ
オードである。また、５，６，８，１２，１３，２０，
２２は抵抗素子を示す。
【０００６】かかる構成において、入力段から２段目の
トランジスタ１１（ひいては１段目のトランジスタ７に
ついても同様であるが）のオンオフは、出力段プルアッ
プトランジスタ１９がオンでかつプルダウントランジス
タ２１がオフである出力ハイレベル状態と、プルアップ
トランジスタ１９がオフでかつプルダウントランジスタ
２１がオンである出力ローレベル状態に対応している。
トランジスタ１１（ひいては１段目のトランジスタ７に
ついても同様であるが）のオンオフは、出力段プルアッ
プトランジスタ１９がオンでかつプルダウントランジス
タ２１がオフである出力ハイレベル状態と、プルアップ
トランジスタ１９がオフでかつプルダウントランジスタ
２１がオンである出力ローレベル状態に対応している。
【０００７】ここで、出力２５に負のノイズが重畳され
た場合、以下の理由でリーク電流が流れて２段目トラン
ジスタ１１がオフにならず、よって出力段のプルアップ
トランジスタ１９がオンせず、出力２５のローからハイ
レベルのディレータイムが大となる。
た場合、以下の理由でリーク電流が流れて２段目トラン
ジスタ１１がオフにならず、よって出力段のプルアップ
トランジスタ１９がオンせず、出力２５のローからハイ
レベルのディレータイムが大となる。
【０００８】一般に、プルダウントランジスタ２１はス
イッチング特性を良くするために、ショットキートラン
ジスタが用いられており、そのベースとコレクタとの間
には、ベースからコレクタ方向へショットキーダイオー
ドが形成されている。よって、出力２５に負のノイズが
重畳されると、トランジスタ１１のベース，エミッタと
プルダウントランジスタ２１のベース・コレクタ間のシ
ョットダイオードとを介して出力２５への電流経路が形
成される。
イッチング特性を良くするために、ショットキートラン
ジスタが用いられており、そのベースとコレクタとの間
には、ベースからコレクタ方向へショットキーダイオー
ドが形成されている。よって、出力２５に負のノイズが
重畳されると、トランジスタ１１のベース，エミッタと
プルダウントランジスタ２１のベース・コレクタ間のシ
ョットダイオードとを介して出力２５への電流経路が形
成される。
【０００９】このとき、入力が変化してトランジスタ１
１がオフしようとしても、出力２５に、反射ノイズやク
ロストークノイズ等による負のノイズがある間は上記の
電流経路により電流が流れて、トランジスタ１１はオフ
せず、よって出力２５はハイ状態にならない。従って、
負ノイズが出力に存在している間は、ローレベルからハ
イレベルへ出力状態が変化しないので、ディレータイム
が増加するのである。
１がオフしようとしても、出力２５に、反射ノイズやク
ロストークノイズ等による負のノイズがある間は上記の
電流経路により電流が流れて、トランジスタ１１はオフ
せず、よって出力２５はハイ状態にならない。従って、
負ノイズが出力に存在している間は、ローレベルからハ
イレベルへ出力状態が変化しないので、ディレータイム
が増加するのである。
【００１０】現在、ＴＴＬ回路は高速で使用されるよう
になってきており、反射波やグランドノイズ，クロスト
ークノイズ等による負ノイズが増加してきており、これ
により、上述のディレータイムの増加が生じて装置の信
頼性を悪化させると共に、装置設計をも困難にするとい
う欠点がある。
になってきており、反射波やグランドノイズ，クロスト
ークノイズ等による負ノイズが増加してきており、これ
により、上述のディレータイムの増加が生じて装置の信
頼性を悪化させると共に、装置設計をも困難にするとい
う欠点がある。
【００１１】
【発明の目的】本発明の目的は、出力のディレータイム
をなくして高速動作可能なＴＴＬ回路を提供することで
ある。
をなくして高速動作可能なＴＴＬ回路を提供することで
ある。
【００１２】
【発明の構成】本発明によるＴＴＬ回路は、出力電位を
プルアップするプルアップ用トランジスタと、前記出力
電位をプルダウンするショットキーダイオード付のプル
ダウン用トランジスタと、前記プルアップ及びプルダウ
ン用のトランジスタを一対の相補駆動信号により相補的
に駆動する駆動手段と、前記出力電位が論理ローレベル
電位以下に低下したときに動作して前記出力電位を略前
記論理ローレベル電位にクランプするクランプ手段とを
含むことを特徴とする。
プルアップするプルアップ用トランジスタと、前記出力
電位をプルダウンするショットキーダイオード付のプル
ダウン用トランジスタと、前記プルアップ及びプルダウ
ン用のトランジスタを一対の相補駆動信号により相補的
に駆動する駆動手段と、前記出力電位が論理ローレベル
電位以下に低下したときに動作して前記出力電位を略前
記論理ローレベル電位にクランプするクランプ手段とを
含むことを特徴とする。
【００１３】
【実施例】以下に、本発明の実施例を図面を参照して説
明する。
明する。
【００１４】図１は本発明の実施例の回路図であり、図
２と同等部分は同一符号により示しており、本例でも１
入力インバータ回路を示すが、これに限定されない。
２と同等部分は同一符号により示しており、本例でも１
入力インバータ回路を示すが、これに限定されない。
【００１５】入力段最初のエミッタフォロワトランジス
タ（ショットキートランジスタ）７のコレクタにベース
が接続され、コレクタが抵抗９を介して正電源２４にプ
ルアップされたショットキートランジスタ１０が設けら
れている。
タ（ショットキートランジスタ）７のコレクタにベース
が接続され、コレクタが抵抗９を介して正電源２４にプ
ルアップされたショットキートランジスタ１０が設けら
れている。
【００１６】このトランジスタ１０のエミッタと回路出
力２５との間に、ショットキーダイオード１６，１７が
２段直列接続されており、その接続極性は出力２５側が
カソードであり、トランジスタ１０のエミッタ側がアノ
ードとなるような極性となっている。
力２５との間に、ショットキーダイオード１６，１７が
２段直列接続されており、その接続極性は出力２５側が
カソードであり、トランジスタ１０のエミッタ側がアノ
ードとなるような極性となっている。
【００１７】このトランジスタ１０とダイオード１６，
１７とにより０クランプ回路を構成しており、他の構成
は図２のそれと同一であるので、その説明は省略する。
１７とにより０クランプ回路を構成しており、他の構成
は図２のそれと同一であるので、その説明は省略する。
【００１８】出力２５の論理レベルがハイの場合、トラ
ンジスタ７，１１は共にオフであり、よって、トランジ
スタ１０のベース電圧と出力２５の電圧との間には、ト
ランジスタ１０，ショットキーダイオード１６，１７を
オンするに充分な電位差を生じないので、０クランプ回
路は何等機能しない。
ンジスタ７，１１は共にオフであり、よって、トランジ
スタ１０のベース電圧と出力２５の電圧との間には、ト
ランジスタ１０，ショットキーダイオード１６，１７を
オンするに充分な電位差を生じないので、０クランプ回
路は何等機能しない。
【００１９】また、出力２５の論理レベルがローの場
合、トランジスタ７，１１は共にオンとなる。このと
き、トランジスタ１０のベース電位は、トランジスタ１
１，２１のベース・エミッタ間電圧２段分（０．８×２
＝１．６ｖ）とトランジスタ７のコレクタ・エミッタ間
電圧（略０．２ｖ）との和である１．８ｖとなってい
る。
合、トランジスタ７，１１は共にオンとなる。このと
き、トランジスタ１０のベース電位は、トランジスタ１
１，２１のベース・エミッタ間電圧２段分（０．８×２
＝１．６ｖ）とトランジスタ７のコレクタ・エミッタ間
電圧（略０．２ｖ）との和である１．８ｖとなってい
る。
【００２０】そして、このときの出力２５の電位はロー
レベルで約０．２ｖであるので、トランジスタ１０のベ
ース電位と出力電位との差は約１．６ｖとなる。０クラ
ンプ回路がオンするためには、トランジスタ１０のベー
ス・エミッタ間電圧（０．８ｖ）とショットキーダイオ
ード１６，１７の順方向電圧２段分（０．５×２＝１．
０ｖ）との和である１．８ｖ以上の電位差が、トランジ
スタ１０のベースと出力２５との間に必要である。
レベルで約０．２ｖであるので、トランジスタ１０のベ
ース電位と出力電位との差は約１．６ｖとなる。０クラ
ンプ回路がオンするためには、トランジスタ１０のベー
ス・エミッタ間電圧（０．８ｖ）とショットキーダイオ
ード１６，１７の順方向電圧２段分（０．５×２＝１．
０ｖ）との和である１．８ｖ以上の電位差が、トランジ
スタ１０のベースと出力２５との間に必要である。
【００２１】従って、出力２５がローレベルの場合にも
０クランプ回路はオンとならず何等機能しないことにな
る。
０クランプ回路はオンとならず何等機能しないことにな
る。
【００２２】ここで、ロー出力状態時に、クロストーク
ノイズ等により負のノイズが出力２５に加わる場合を考
える。０クランプ回路のトランジスタ１０のベース電位
は前述の如くロー出力時には約１．８ｖであり、出力２
５の電位が負のノイズによりローレベルより低い負電位
になると、０クランプ回路の閾値（トランジスタ１０の
ベースと出力２５との間の電位差＝１．８ｖ）以上とな
って、０クランプ回路が始めてオンすることになる。
ノイズ等により負のノイズが出力２５に加わる場合を考
える。０クランプ回路のトランジスタ１０のベース電位
は前述の如くロー出力時には約１．８ｖであり、出力２
５の電位が負のノイズによりローレベルより低い負電位
になると、０クランプ回路の閾値（トランジスタ１０の
ベースと出力２５との間の電位差＝１．８ｖ）以上とな
って、０クランプ回路が始めてオンすることになる。
【００２３】従って、出力２５の電位はこの０クランプ
回路のオン動作により、略０ｖ（論理信号のローレベル
と略等しいとみなせる）にクランプされるのである。こ
れにより、出力２５は負電位になることはなく、よって
負ノイズによるディレータイムの増加は防止される。
回路のオン動作により、略０ｖ（論理信号のローレベル
と略等しいとみなせる）にクランプされるのである。こ
れにより、出力２５は負電位になることはなく、よって
負ノイズによるディレータイムの増加は防止される。
【００２４】
【発明の効果】以上述べた如く、本発明によれば、出力
電位がノイズ等により論理ローレベルよりも低くなった
とき、これを検出して動作して出力を略ローレベルにク
ランプするようのしたので、ノイズ等により出力が負レ
ベルにならず、よって出力がローからハイへのディレー
タイムがなくなって高速動作が可能となるという効果が
ある。
電位がノイズ等により論理ローレベルよりも低くなった
とき、これを検出して動作して出力を略ローレベルにク
ランプするようのしたので、ノイズ等により出力が負レ
ベルにならず、よって出力がローからハイへのディレー
タイムがなくなって高速動作が可能となるという効果が
ある。
【図１】本発明の実施例の回路図である。
【図２】従来のＴＴＬ回路の例を示す図である。
１ 入力 ７ エミッタフォロワトランジスタ １０ ０クランプ回路 １１ 駆動トランジスタ １６，１７ ショットキーダイオード １８，１９ プルアップ用トランジスタ ２１ プルダウン用トランジスタ ２５ 出力
Claims (2)
- 【請求項１】 出力電位をプルアップするプルアップ用
トランジスタと、前記出力電位をプルダウンするショッ
トキーダイオード付のプルダウン用トランジスタと、前
記プルアップ及びプルダウン用のトランジスタを一対の
相補駆動信号により相補的に駆動する駆動手段と、前記
出力電位が論理ローレベル電位以下に低下したときに動
作して前記出力電位を略前記論理ローレベル電位にクラ
ンプするクランプ手段とを含むことを特徴とするＴＴＬ
回路。 - 【請求項２】 前記駆動手段は、回路論理入力信号をベ
ース入力とするエミッタフォロワトランジスタと、前記
エミッタフォロワトランジスタのエミッタフォロワ出力
をベース入力として前記一対の相補駆動信号を発生する
駆動トランジスタとを有し、前記クランプ手段は、前記
エミッタフォロワトランジスタのコレクタにベースが接
続されコレクタがプルアップされたクランプ用トランジ
スタと、前記クランプ用トランジスタのエミッタと前記
出力電位点との間に直列接続された２個のショットキー
ダイオードとを有することを特徴とする請求項１記載の
ＴＴＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25971691A JPH0575439A (ja) | 1991-09-11 | 1991-09-11 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25971691A JPH0575439A (ja) | 1991-09-11 | 1991-09-11 | Ｔｔｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575439A true JPH0575439A (ja) | 1993-03-26 |
Family
ID=17337951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25971691A Pending JPH0575439A (ja) | 1991-09-11 | 1991-09-11 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575439A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1128539A3 (en) * | 2000-02-28 | 2003-07-23 | Hitachi, Ltd. | Surge voltage suppressed power inverter using a voltage driven switching circuit |
-
1991
- 1991-09-11 JP JP25971691A patent/JPH0575439A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1128539A3 (en) * | 2000-02-28 | 2003-07-23 | Hitachi, Ltd. | Surge voltage suppressed power inverter using a voltage driven switching circuit |
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