JPH0575473A - 符号器 - Google Patents
符号器Info
- Publication number
- JPH0575473A JPH0575473A JP4686692A JP4686692A JPH0575473A JP H0575473 A JPH0575473 A JP H0575473A JP 4686692 A JP4686692 A JP 4686692A JP 4686692 A JP4686692 A JP 4686692A JP H0575473 A JPH0575473 A JP H0575473A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- exclusive
- output
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 符号伝送のタイミング情報を確保する符号器
であって、送信符号列のビツト間隔と同じ周波数のクロ
ツク信号による動作を可能とする。 【構成】 クロツク信号に同期して入力する送信符号の
和分変換を行なう和分変換回路と、該和分変換回路の出
力信号と前記クロツク信号との排他的論理和を出力する
排他的論理和回路とを備え、送信符号列を和分変換した
信号とクロツク信号との排他的論理和を符号信号として
出力するように符号器を構成した。
であって、送信符号列のビツト間隔と同じ周波数のクロ
ツク信号による動作を可能とする。 【構成】 クロツク信号に同期して入力する送信符号の
和分変換を行なう和分変換回路と、該和分変換回路の出
力信号と前記クロツク信号との排他的論理和を出力する
排他的論理和回路とを備え、送信符号列を和分変換した
信号とクロツク信号との排他的論理和を符号信号として
出力するように符号器を構成した。
Description
【０００１】
【産業上の利用分野】本発明は、光ファイバ伝送方式、
同軸伝送方式、データリンク等において送信符号を伝送
に適した符号形式に変換出力するための符号器に関す
る。
同軸伝送方式、データリンク等において送信符号を伝送
に適した符号形式に変換出力するための符号器に関す
る。
【０００２】
【従来の技術】各種伝送方式において、零符号の連続に
よってタイミング情報が喪失することを防止し、符号伝
送特性を確保するために各種の符号変換が工夫されてい
る。その１つにＤＭＩ符号が使用されていることは公知
である。これは、送信データの“１”に対しては、その
半分のビツト間隔で“１，０”または“０，１”を交互
に送出し、送信データの“０”に対しては“１，１”ま
たは“０，０”を交互に送出し、受信側では受信したＤ
ＭＩ符号を元の送信データに復号するようにしたもので
ある。
よってタイミング情報が喪失することを防止し、符号伝
送特性を確保するために各種の符号変換が工夫されてい
る。その１つにＤＭＩ符号が使用されていることは公知
である。これは、送信データの“１”に対しては、その
半分のビツト間隔で“１，０”または“０，１”を交互
に送出し、送信データの“０”に対しては“１，１”ま
たは“０，０”を交互に送出し、受信側では受信したＤ
ＭＩ符号を元の送信データに復号するようにしたもので
ある。
【０００３】第１図および第２図は、それぞれ従来のＤ
ＭＩ符号器およびその復号器の一例を示す回路図であ
る。すなわち、第１図に示すように、周波数ｆ0 のクロ
ツク信号に同期して送信符号入力端子１から入力される
送信符号列Ｉn （ＮＲＺ符号）と、ｆ0 クロツク入力端
子２から入力する周波数ｆ0,デューティ５０％のクロツ
ク信号ＣとをＮＯＲ回路３に入力させ、さらにＮＯＲ回
路３の出力信号と２ｆ0 クロツク入力端子４から入力す
る周波数２ｆ0,デューティ５０％のクロツク信号Ｃ2 と
をＮＯＲ回路５に入力させて、ＮＯＲ回路５の出力信号
を１／２分周器６に入力させ、１／２分周器６の出力に
よってＤＭＩ符号に変換された信号列ＸnをＤＭＩ符号
出力端子７を介して伝送路へ送出する。
ＭＩ符号器およびその復号器の一例を示す回路図であ
る。すなわち、第１図に示すように、周波数ｆ0 のクロ
ツク信号に同期して送信符号入力端子１から入力される
送信符号列Ｉn （ＮＲＺ符号）と、ｆ0 クロツク入力端
子２から入力する周波数ｆ0,デューティ５０％のクロツ
ク信号ＣとをＮＯＲ回路３に入力させ、さらにＮＯＲ回
路３の出力信号と２ｆ0 クロツク入力端子４から入力す
る周波数２ｆ0,デューティ５０％のクロツク信号Ｃ2 と
をＮＯＲ回路５に入力させて、ＮＯＲ回路５の出力信号
を１／２分周器６に入力させ、１／２分周器６の出力に
よってＤＭＩ符号に変換された信号列ＸnをＤＭＩ符号
出力端子７を介して伝送路へ送出する。
【０００４】受信側の復号器は、第２図に示すように、
ＤＭＩ符号入力端子８から入力する受信信号列Ｘn と、
該受信信号列Ｘn を１ビツト遅延回路９によって１ビツ
ト期間（周波数２ｆ0 ）遅延させた信号とを排他的論理
和回路10に入力させて差分変換し、排他的論理和回路10
の出力信号Ｇを、１ビツト遅延回路11と排他的論理和回
路12によって構成される差分変換回路によってもう１度
差分変換して、排他的論理和回路12の出力によって元の
送信符号に復元し、復号信号出力端子13から出力するよ
うにしている。
ＤＭＩ符号入力端子８から入力する受信信号列Ｘn と、
該受信信号列Ｘn を１ビツト遅延回路９によって１ビツ
ト期間（周波数２ｆ0 ）遅延させた信号とを排他的論理
和回路10に入力させて差分変換し、排他的論理和回路10
の出力信号Ｇを、１ビツト遅延回路11と排他的論理和回
路12によって構成される差分変換回路によってもう１度
差分変換して、排他的論理和回路12の出力によって元の
送信符号に復元し、復号信号出力端子13から出力するよ
うにしている。
【０００５】第３図（Ａ）〜（Ｊ）は、上記従来の符号
器および復号器の各部信号を示すタイムチャートであ
る。同図（Ａ）は送信符号入力端子１から入力する送信
符号列Ｉn を示し、同図（Ｂ）はｆ0 クロツク入力端子
２から入力する周波数ｆ0 のクロツク信号Ｃを示し、同
図（Ｃ）は反転したクロツク信号Ｃ′を示し、同図
（Ｄ）はＮＯＲ回路３の出力信号を、同図（Ｅ）は２ｆ
0 クロツク入力端子４から入力される周波数２ｆ0 のク
ロツク信号Ｃ2 を示し、同図（Ｆ）はＮＯＲ回路５の出
力信号を、同図（Ｇ）はＤＭＩ符号出力端子７から出力
されるＤＭＩ変換された信号列Ｘn を示す。この場合、
ｆ0 クロツク入力端子２から入力されるクロツク信号が
同図（Ｃ）に示すような反転されたクロツク信号Ｃ′で
ある場合は、ＤＭＩ符号出力端子７から送出される符号
列Ｘn ′は同図（Ｈ）に示すように同図（Ｇ）に示す符
号列Ｘn の反転させたものとなる。
器および復号器の各部信号を示すタイムチャートであ
る。同図（Ａ）は送信符号入力端子１から入力する送信
符号列Ｉn を示し、同図（Ｂ）はｆ0 クロツク入力端子
２から入力する周波数ｆ0 のクロツク信号Ｃを示し、同
図（Ｃ）は反転したクロツク信号Ｃ′を示し、同図
（Ｄ）はＮＯＲ回路３の出力信号を、同図（Ｅ）は２ｆ
0 クロツク入力端子４から入力される周波数２ｆ0 のク
ロツク信号Ｃ2 を示し、同図（Ｆ）はＮＯＲ回路５の出
力信号を、同図（Ｇ）はＤＭＩ符号出力端子７から出力
されるＤＭＩ変換された信号列Ｘn を示す。この場合、
ｆ0 クロツク入力端子２から入力されるクロツク信号が
同図（Ｃ）に示すような反転されたクロツク信号Ｃ′で
ある場合は、ＤＭＩ符号出力端子７から送出される符号
列Ｘn ′は同図（Ｈ）に示すように同図（Ｇ）に示す符
号列Ｘn の反転させたものとなる。
【０００６】同図（Ｉ）は符号列Ｘn またはＸn ′が
（第２図の）ＤＭＩ符号入力端子８から入力した場合の
排他的論理和回路10の出力信号Ｇを示す。すなわち、第
１図のＤＭＩ符号器でクロツク信号Ｃの位相が反転した
場合でも、第２図の復号器の排他的論理和回路10の出力
信号Ｇは同じである。そして、排他的論理和回路12の出
力には同図（Ｊ）に示すような復号された信号Ｈが現れ
る。
（第２図の）ＤＭＩ符号入力端子８から入力した場合の
排他的論理和回路10の出力信号Ｇを示す。すなわち、第
１図のＤＭＩ符号器でクロツク信号Ｃの位相が反転した
場合でも、第２図の復号器の排他的論理和回路10の出力
信号Ｇは同じである。そして、排他的論理和回路12の出
力には同図（Ｊ）に示すような復号された信号Ｈが現れ
る。
【０００７】
【発明が解決しようとする課題】上述の従来の符号器
は、送信符号を２倍の周波数のクロツク信号Ｃ2 を用い
て処理する必要があり、動作速度の点で不利となるとい
う欠点がある。本発明の目的は、上述の欠点を解決し、
送信符号の２倍の周波数のクロツク信号を使用すること
なく、“０”連続を防止した符号に変換して送出するこ
とが可能な符号器を提供することにある。
は、送信符号を２倍の周波数のクロツク信号Ｃ2 を用い
て処理する必要があり、動作速度の点で不利となるとい
う欠点がある。本発明の目的は、上述の欠点を解決し、
送信符号の２倍の周波数のクロツク信号を使用すること
なく、“０”連続を防止した符号に変換して送出するこ
とが可能な符号器を提供することにある。
【０００８】
【課題を解決するための手段】本発明の符号器は、クロ
ツク信号に同期して入力する送信符号の和分変換を行な
う和分変換回路と、この和分変換回路の出力信号と前記
クロツク信号とを入力とする排他的論理回路とを備えた
ことを特徴とする。
ツク信号に同期して入力する送信符号の和分変換を行な
う和分変換回路と、この和分変換回路の出力信号と前記
クロツク信号とを入力とする排他的論理回路とを備えた
ことを特徴とする。
【０００９】
【作用】送信符号列を和分変換した信号とクロツク信号
との排他的論理和を出力するように符号器を構成したた
め、送信符号列のビツト間隔と同じ周波数のクロツク信
号によって動作する。
との排他的論理和を出力するように符号器を構成したた
め、送信符号列のビツト間隔と同じ周波数のクロツク信
号によって動作する。
【００１０】
【実施例】次に、本発明について、図面を参照して詳細
に説明する。第４図は、本発明の一実施例の符号器を示
す回路図である。すなわち、周波数ｆ0 のクロツク信号
に同期して送信符号入力端子14から入力されるＮＲＺ符
号の符号列Ｉn を排他的論理和回路15の一方の入力に入
力させ、排他的論理和回路15のもう一方の入力には、該
排他的論理和回路15の出力を１ビツト遅延回路16によっ
て１ビツト期間遅延させた信号を入力させる。上記排他
的論理和回路15と１ビツト遅延回路16とで和分変換回路
を構成している。該和分変換回路の出力信号Ｓn と、ｆ
0 クロツク入力端子17から入力される周波数ｆ0 ，デュ
ーティ５０％のクロツク信号Ｃとを排他的論理和回路18
に入力させ、上記両入力の排他的論理和をとって送信信
号出力端子19に出力する。送信信号出力端子19から出力
される信号列Ｘnは“０”連続が防止された符号列であ
る。本実施例は、第１図に示した従来の符号器のよう
に、周波数２ｆ0 のクロツクで動作させる必要がないか
ら、動作速度上有利になるという効果がある。
に説明する。第４図は、本発明の一実施例の符号器を示
す回路図である。すなわち、周波数ｆ0 のクロツク信号
に同期して送信符号入力端子14から入力されるＮＲＺ符
号の符号列Ｉn を排他的論理和回路15の一方の入力に入
力させ、排他的論理和回路15のもう一方の入力には、該
排他的論理和回路15の出力を１ビツト遅延回路16によっ
て１ビツト期間遅延させた信号を入力させる。上記排他
的論理和回路15と１ビツト遅延回路16とで和分変換回路
を構成している。該和分変換回路の出力信号Ｓn と、ｆ
0 クロツク入力端子17から入力される周波数ｆ0 ，デュ
ーティ５０％のクロツク信号Ｃとを排他的論理和回路18
に入力させ、上記両入力の排他的論理和をとって送信信
号出力端子19に出力する。送信信号出力端子19から出力
される信号列Ｘnは“０”連続が防止された符号列であ
る。本実施例は、第１図に示した従来の符号器のよう
に、周波数２ｆ0 のクロツクで動作させる必要がないか
ら、動作速度上有利になるという効果がある。
【００１１】次に、第５図を参照して、本実施例の動作
について説明する。第５図は、上記実施例の各部信号を
示すタイムチャートである。今、第５図（Ａ）に示すよ
うなＮＲＺ符号列Ｉn が前記排他的論理和回路15に入力
されると、排他的論理和回路15の出力、すなわち和分変
換回路の出力信号Ｓn は同図（Ｂ）に示すようになる。
この符号列Ｓn と同図（Ｃ）に示すような周波数ｆ0 の
クロツク信号との排他的論理和は同図（Ｅ）に示すよう
な符号列Ｘn となる。この符号列Ｘn が受信側の復号器
に入力されると、（Ｆ）に示すような信号を経由して
（Ｈ）に示すようになる。これは、元の送信符号列
（Ａ）と同じである。
について説明する。第５図は、上記実施例の各部信号を
示すタイムチャートである。今、第５図（Ａ）に示すよ
うなＮＲＺ符号列Ｉn が前記排他的論理和回路15に入力
されると、排他的論理和回路15の出力、すなわち和分変
換回路の出力信号Ｓn は同図（Ｂ）に示すようになる。
この符号列Ｓn と同図（Ｃ）に示すような周波数ｆ0 の
クロツク信号との排他的論理和は同図（Ｅ）に示すよう
な符号列Ｘn となる。この符号列Ｘn が受信側の復号器
に入力されると、（Ｆ）に示すような信号を経由して
（Ｈ）に示すようになる。これは、元の送信符号列
（Ａ）と同じである。
【００１２】
【発明の効果】以上のように、本発明においては、送信
符号列を和分変換した信号とクロツク信号との排他的論
理和を出力するように符号器を構成したから、送信符号
列のビツト間隔と同じ周波数のクロツク信号によって動
作するものであり、従来のように２倍の周波数のクロツ
ク信号を使用する必要がなく、動作速度上極めて有利と
なる。
符号列を和分変換した信号とクロツク信号との排他的論
理和を出力するように符号器を構成したから、送信符号
列のビツト間隔と同じ周波数のクロツク信号によって動
作するものであり、従来のように２倍の周波数のクロツ
ク信号を使用する必要がなく、動作速度上極めて有利と
なる。
【図１】従来のＤＭＩ符号器の一例を示す回路図。
【図２】従来のＤＭＩ復号器の一例を示す回路図。
【図３】従来例の各部信号を示すタイムチャート。
【図４】本発明の符号器の一実施例を示す回路図。
【図５】本発明の符号器の実施例の各部信号を示すタイ
ムチャートである。
ムチャートである。
１ 送信符号入力端子 ２ ｆ0 クロツク入力端子 ３および５ ＮＯＲ回路 ４ ２ｆ0 クロツク入力端子 ６ １／２分周器 ７ ＤＭＩ符号出力端子 ８ ＤＭＩ符号入力端子 ９および11 １ビツト遅延回路 10、12、15、18、22および24 排他的論理和回路 13 復号信号出力端子 14 送信符号入力端子 16および23 １ビツト遅延回路 17および21 ｆ0 クロツク入力端子 19 送信信号出力端子
Claims (1)
- クロツク信号に同期して入力するＮＲＺ形式２値信号を
第１の排他的論理和回路の第１の入力とし、前記第１の
排他的論理和回路の出力信号を１ビツト遅延させた出力
を前記第１の排他的論理和回路の第２の入力とする和分
変換回路と、前記和分変換回路の出力信号と前記クロツ
ク信号を入力とする第２の排他的論理和回路とを備え符
号化信号を得ることを特徴とする符号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4686692A JPH0575473A (ja) | 1992-03-04 | 1992-03-04 | 符号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4686692A JPH0575473A (ja) | 1992-03-04 | 1992-03-04 | 符号器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215684A Division JPH0612880B2 (ja) | 1984-02-22 | 1984-02-22 | 復号器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575473A true JPH0575473A (ja) | 1993-03-26 |
Family
ID=12759266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4686692A Pending JPH0575473A (ja) | 1992-03-04 | 1992-03-04 | 符号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575473A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112158A (en) * | 1980-12-29 | 1982-07-13 | Fujitsu Ltd | Code converting circuit |
| JPS5828981A (ja) * | 1981-08-13 | 1983-02-21 | 川崎製鉄株式会社 | 溶融スラグからの顕熱回収装置 |
-
1992
- 1992-03-04 JP JP4686692A patent/JPH0575473A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112158A (en) * | 1980-12-29 | 1982-07-13 | Fujitsu Ltd | Code converting circuit |
| JPS5828981A (ja) * | 1981-08-13 | 1983-02-21 | 川崎製鉄株式会社 | 溶融スラグからの顕熱回収装置 |
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