JPH0310333A - 試験装置 - Google Patents
試験装置Info
- Publication number
- JPH0310333A JPH0310333A JP1146030A JP14603089A JPH0310333A JP H0310333 A JPH0310333 A JP H0310333A JP 1146030 A JP1146030 A JP 1146030A JP 14603089 A JP14603089 A JP 14603089A JP H0310333 A JPH0310333 A JP H0310333A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- parity
- test
- memory
- logic
- Prior art date
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- Pending
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、試験すべき半導体装置及び半導体装置より構
成される応用装置、いわゆる被試験装置の論理機能を試
験する試験装置に関し、特にそのパリティ機能をテスト
するためのテスト・（ターン発生回路の改良に関するも
のである。
成される応用装置、いわゆる被試験装置の論理機能を試
験する試験装置に関し、特にそのパリティ機能をテスト
するためのテスト・（ターン発生回路の改良に関するも
のである。
第２図は従来の試験装置内の論理パターン発生部のブロ
ック図である。図において、１は試験装置のコントロー
ルＣＰＵ、２は論理テストパターン発生部、３は論理テ
ストパターンを記憶しておくパターンメモリでアシ、そ
のパターンメモリ３内のパターンデータを３＆で示す。
ック図である。図において、１は試験装置のコントロー
ルＣＰＵ、２は論理テストパターン発生部、３は論理テ
ストパターンを記憶しておくパターンメモリでアシ、そ
のパターンメモリ３内のパターンデータを３＆で示す。
４はパターンメモリ３をマイクロプログラムに従って逐
次アクセスするプログラムカウンタ、５はバス、６はプ
ログラムカウンタ４からのパターンメモリ３のバタンメ
モリアドレス（以下、アドレス）信号、７はそのメモリ
３から出力されるパターンデータの信号線、８はバッフ
ァである。また、９は論理テストパターン発生部２から
のパターン信号を受は取シ、パターン波形及び判定タイ
ミングを生成させるフォーマツタ一部である。
次アクセスするプログラムカウンタ、５はバス、６はプ
ログラムカウンタ４からのパターンメモリ３のバタンメ
モリアドレス（以下、アドレス）信号、７はそのメモリ
３から出力されるパターンデータの信号線、８はバッフ
ァである。また、９は論理テストパターン発生部２から
のパターン信号を受は取シ、パターン波形及び判定タイ
ミングを生成させるフォーマツタ一部である。
次に動作について説明する。ここで、パターンメモリ３
には、プログラムから、コントロールＣＰＵ１より ハ
ス５を通して、パターンデータ３ａを各パターンデータ
信号線７に対応して時系列に記憶しておく。この際、パ
ターンデータ信号線７に対応するデータはプログラム時
にパリティを計算して記憶しておく。
には、プログラムから、コントロールＣＰＵ１より ハ
ス５を通して、パターンデータ３ａを各パターンデータ
信号線７に対応して時系列に記憶しておく。この際、パ
ターンデータ信号線７に対応するデータはプログラム時
にパリティを計算して記憶しておく。
しかして、テスト実行時には、コントロールＣＰＵＩか
らバス５を通じてプログラムカウンタ４に指令が送られ
る。すると、このプログラムカウンタ４は、マイクロプ
ログラムに従ってアドレス信号６を発生させてパターン
メモリ３に送る。これによシ、パターンメモリ３からは
、アドレス信号６で指定されるパターンデータ３龜がパ
ターンデータ信号線７へ送シ出され、バッファ８を介し
て次の処理を行なうフォーマツタ一部９へ送られること
になる。
らバス５を通じてプログラムカウンタ４に指令が送られ
る。すると、このプログラムカウンタ４は、マイクロプ
ログラムに従ってアドレス信号６を発生させてパターン
メモリ３に送る。これによシ、パターンメモリ３からは
、アドレス信号６で指定されるパターンデータ３龜がパ
ターンデータ信号線７へ送シ出され、バッファ８を介し
て次の処理を行なうフォーマツタ一部９へ送られること
になる。
しかしながら、従来の試験装置では、論理テストパター
ン発生部２が以上のように構成されているので、被試験
装置のパリティ機能をテストしようとする場合、パリテ
ィパターンデータ信号線７に対応するパターンデータは
、パリティを計算する信号線のデータに基づき全パター
ン周期毎にあらかじめ計算し、プログラムする必要があ
多、パターンプログラムの複雑化を来たすという問題点
があった。
ン発生部２が以上のように構成されているので、被試験
装置のパリティ機能をテストしようとする場合、パリテ
ィパターンデータ信号線７に対応するパターンデータは
、パリティを計算する信号線のデータに基づき全パター
ン周期毎にあらかじめ計算し、プログラムする必要があ
多、パターンプログラムの複雑化を来たすという問題点
があった。
本発明は上記のような問題点を解消するためになされた
もので、パリティ計算に使うデータ信号線をプログラム
で指定し、パリティモードを指定するだけで自動的にパ
リティパターンデータを発生させることができる試験装
置を得ることを目的とする。
もので、パリティ計算に使うデータ信号線をプログラム
で指定し、パリティモードを指定するだけで自動的にパ
リティパターンデータを発生させることができる試験装
置を得ることを目的とする。
本発明に係る試験装置は、被試験装置の論理機能をテス
トするだめの論理テストパターン発生部に、そのパター
ンメモリからのデータをプログラム指令によシ選択する
セレクタ回路と、この選択されたデータからプログラム
で設定されたモードのパリティを自動計算させるパリテ
ィ発生回路を具備したものである。
トするだめの論理テストパターン発生部に、そのパター
ンメモリからのデータをプログラム指令によシ選択する
セレクタ回路と、この選択されたデータからプログラム
で設定されたモードのパリティを自動計算させるパリテ
ィ発生回路を具備したものである。
本発明においては、パターンメモリからの信号を選択し
てパリティのパターンデータを自動的に発生させること
ができる。
てパリティのパターンデータを自動的に発生させること
ができる。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図は本発明の一実施例による試験装置の論理テスト
パターン発生部のブロック図である。第１図において第
２図と同一のものは同一符号を付してその説明は省略す
る。また、１０はパターンメモリ３のパターンデータ信
号線７のうちパリティ計算に用いるデータ線を選択する
セレクタ回路、１１はこのセレクタ回路１０で選ばれた
データ信号線のデータからパリティ値を計算するパリテ
ィ発生回路、１２はそのパリティパターンデータ線、１
３はパターンメモリ３から出力するパターンデータ信号
線７のデータ信号とパリティパターンデータ線１２のデ
ータ信号とのタイミングを調整する遅延回路である。
パターン発生部のブロック図である。第１図において第
２図と同一のものは同一符号を付してその説明は省略す
る。また、１０はパターンメモリ３のパターンデータ信
号線７のうちパリティ計算に用いるデータ線を選択する
セレクタ回路、１１はこのセレクタ回路１０で選ばれた
データ信号線のデータからパリティ値を計算するパリテ
ィ発生回路、１２はそのパリティパターンデータ線、１
３はパターンメモリ３から出力するパターンデータ信号
線７のデータ信号とパリティパターンデータ線１２のデ
ータ信号とのタイミングを調整する遅延回路である。
次に上記実施例構成の動作について説明する。
ここで、テスト実行前に、パターンメモリ３にはプログ
ラムからパターンデータ３ａが移され記憶されておシ、
コントロールＣＰＵ１からのスタート指令によシ、プロ
グラムカウンタ４が動作して逐次アドレス信号６をパタ
ーンメモリ３に送υ、そのパターンデータ３ａがパター
ンデータ信号線７に送られてゆく。このとき、パターン
データ信号線７は一方、セレクタ回路１０に接続されて
おシ、該セレクタ回路１０は、コントロールＣＰＵＩか
らバス５によって送られた指令に基づき、パターンデー
タ信号線７から該画線をパリティ発生回路１１に接続す
る。これによシ、パリティ発生回路１１ではＣＰＵＩか
らバス５によって送られたパリティモードに従って、セ
レクタ回路１０からの信号のパリティを発生させ、パリ
ティパターンデータ線１２へ送シ出す。そして、パター
ンデータ信号線７のデータ信号は他方、遅延回路１３で
パリティパターンデータ線１２とデータ周期が合うよう
に遅延させられた後、パリティパターンデータ線１２と
共にバッファ８に送られ、次の処理をするフオマツタ一
部９に送られることになる。
ラムからパターンデータ３ａが移され記憶されておシ、
コントロールＣＰＵ１からのスタート指令によシ、プロ
グラムカウンタ４が動作して逐次アドレス信号６をパタ
ーンメモリ３に送υ、そのパターンデータ３ａがパター
ンデータ信号線７に送られてゆく。このとき、パターン
データ信号線７は一方、セレクタ回路１０に接続されて
おシ、該セレクタ回路１０は、コントロールＣＰＵＩか
らバス５によって送られた指令に基づき、パターンデー
タ信号線７から該画線をパリティ発生回路１１に接続す
る。これによシ、パリティ発生回路１１ではＣＰＵＩか
らバス５によって送られたパリティモードに従って、セ
レクタ回路１０からの信号のパリティを発生させ、パリ
ティパターンデータ線１２へ送シ出す。そして、パター
ンデータ信号線７のデータ信号は他方、遅延回路１３で
パリティパターンデータ線１２とデータ周期が合うよう
に遅延させられた後、パリティパターンデータ線１２と
共にバッファ８に送られ、次の処理をするフオマツタ一
部９に送られることになる。
このように、本実施例によると、パリティ計算に使うパ
ターンデータ信号線をプログラムで指定し、パリティモ
ードを指定するだけで自動的にパリティパターンデータ
を発生させることが可能になる。
ターンデータ信号線をプログラムで指定し、パリティモ
ードを指定するだけで自動的にパリティパターンデータ
を発生させることが可能になる。
以上のように本発明によれば、論理テストパターン発生
部に、そのパターンメモリより出力される複数のパター
ン出力信号から指定した信号を選択するセレクタ回路と
、この選択された複数の信号の指定されたパリティ発生
回路を発生させるパリティ発生回路を設けたのでパリテ
ィパターンデータをあらかじめ計算しパターンメモリに
記憶させておく必要がなく、パターンプログラムが安易
になる効果がある。
部に、そのパターンメモリより出力される複数のパター
ン出力信号から指定した信号を選択するセレクタ回路と
、この選択された複数の信号の指定されたパリティ発生
回路を発生させるパリティ発生回路を設けたのでパリテ
ィパターンデータをあらかじめ計算しパターンメモリに
記憶させておく必要がなく、パターンプログラムが安易
になる効果がある。
第１図は本発記の一実施例による試験装置の論理テスト
パターン発生部のブロック図、第２図は従来の試験装置
の論理テストパターン発生部のブロック図である。 １・・・・コントロールＣＰＵ、２・・・・論理テスト
パターン発生部、３・・・・パターンメモリ、１０・・
−・セレクタ回路、１１・・・・パリティ発生回路。
パターン発生部のブロック図、第２図は従来の試験装置
の論理テストパターン発生部のブロック図である。 １・・・・コントロールＣＰＵ、２・・・・論理テスト
パターン発生部、３・・・・パターンメモリ、１０・・
−・セレクタ回路、１１・・・・パリティ発生回路。
Claims (1)
- 被試験装置の論理機能をテストする論理テストパターン
発生部を備え、コントロールＣＰＵのプログラムに従つ
て前記論理テストパターン発生部のパターンメモリに記
憶されたパターンデータを出力することにより、被試験
装置の論理機能を試験する試験装置において、前記論理
テストパターン発生部に、前記パターンメモリより出力
される複数のパターン出力信号から指定した信号を選択
するセレクタ回路と、この選択された複数の信号の指定
されたパリティーパターンを発生させるパリテイ発生回
路を具備したことを特徴とする試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146030A JPH0310333A (ja) | 1989-06-07 | 1989-06-07 | 試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146030A JPH0310333A (ja) | 1989-06-07 | 1989-06-07 | 試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310333A true JPH0310333A (ja) | 1991-01-17 |
Family
ID=15398518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146030A Pending JPH0310333A (ja) | 1989-06-07 | 1989-06-07 | 試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310333A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62259145A (ja) * | 1986-05-06 | 1987-11-11 | Hitachi Electronics Eng Co Ltd | アルゴリズミツク・パタ−ン発生装置 |
| JPS6465471A (en) * | 1987-09-04 | 1989-03-10 | Anritsu Corp | Pattern generating device |
-
1989
- 1989-06-07 JP JP1146030A patent/JPH0310333A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62259145A (ja) * | 1986-05-06 | 1987-11-11 | Hitachi Electronics Eng Co Ltd | アルゴリズミツク・パタ−ン発生装置 |
| JPS6465471A (en) * | 1987-09-04 | 1989-03-10 | Anritsu Corp | Pattern generating device |
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