JPH0576171U - データ圧縮兼データ圧縮解離装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 標準に比較して圧縮ビット数を更に減らし、
ディジタル記憶に必要なスペースを小さくし、又は伝送
に必要な時間を短くし、処理速度を速めることを目的と
している。 【構成】 画像フィールドの二進データをライン毎に圧
縮する装置に関するものであり、現在の画像ラインの第
１のシリーズのデータビット及びこの直前の画像ライン
の第２のシリーズのデータビットがともに、圧縮変換器
７４に供給される。このため、メモリ動作中、常にライ
ンメモリの語（ワード）が、先行するラインのデータを
得るために読み出される。同時に、同一の語が、現在の
ラインのデータをバッファ処理するために書き込まれ
る。圧縮変換器の出力端子に、シリアル圧縮ビットが再
グループ化され、語を形成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は圧縮装置で画像フィールドの、圧縮ビットが最小となるように行と列 とに構成された二進データをライン毎に圧縮し、媒体を介した後圧縮解離装置で 二進データを圧縮解離して前記画像フィールドを形成するように二進データを再 構成するための、前記二進データの第１入力端子(78)と、所定数のデータビット を並列に圧縮変換器に供給し、ライン単位で一連の圧縮ビットを圧縮変換器の第 １出力端子に供給する入力要素とを具える装置に関するものである。

【０００２】

【従来の技術】

この種類の装置は接続（ライン）を介してファクシミリ情報を送ったり、記憶 媒体にそれを蓄えるために使用されている。圧縮と圧縮の解離とは共にローカル コンピュータシステム又はローカルネットワークで行うことができる。圧縮と圧 縮解離とは別個のステーションで行うこともできる。最後に、記憶媒体は見本媒 体をコピーすることにより形成することができ、例えばディジタル操作に適した ディスクとすることができる。その場合は圧縮は仮想的に存在する。圧縮変換器 の標準はCCITT 勧告T4，Fascicle Vll. ２，第３〜17頁、第３，２〜４，２，５ 節（1980年ジュネーブ）に記載されており、これを参考文献としてここに含める 。しかし、この標準は単なる一例にすぎない。この既知の標準は接続路の伝送容 量を最適使用し、又は、例えば、図面をファイルするために必要な記憶容量を小 さくすることを目的としている。しかし、本考案は他の符号化機器で使用するこ ともできる。

【０００３】

【考案が解決しようとする課題】

本考案の目的は上記標準に比較して圧縮ビットの数を更に減らし、ディジタル 記憶に必要なスペースを小さくし、或いは伝送に必要な時間を短くし、簡単な手 段を用いて処理速度を高めるにある。

【０００４】

【課題を解決するための手段】

この目的を達成するため本考案によれば、前記第１入力端子と入力要素との間 に、少なくとも１本の完全な画像ラインの二進データを収容するための語単位で 構成された読出し／書込みメモリ(64)を接続し、前記入力要素が並列な入力端子 と並列な出力端子とを具える第１シフトレジスタ(72)を具え、メモリ動作時に現 在の画像ラインの第１のシリーズのデータビットを収容し、これらのデータビッ トを第１アドレスにアドレス指定される読出し／書込みメモリに記憶し、この第 １のシリーズを前記第１シフトレジスタのシフト制御により前記圧縮変換器(74) に供給するようにし、また前記入力要素が並列な入力端子と並列な出力端子とを 具える第２シフトレジスタ(68)を更に具え、同一のメモリ動作時に同時に第１ア ドレスに対して一定の相対位置を占める第２アドレスによりアドレス指定される 読出し／書込みメモリからの直前の画像ライン上のいくつかの対応する列の第２ のシリーズのデータビットを収容し、この第２のシリーズも前記第２シフトレジ スタのシフト制御により圧縮変換器に同時に供給され、第１出力端子が直列式に 動作して画像ライン毎の重要な圧縮ビットの直接続く群だけを直並列変換バッフ ァ(34)に供給し、このバッファがダイナミック第２入力端子とダイナミック第２ 出力端子とを具え、第１入力端子と第２出力端子とを通信バス(20/42) に互いに 接続し、このバスに他のデータ処理装置も接続できるように構成したことを特徴 とする。

【０００５】 読出し／書込みメモリを用いると直前のラインの必要なデータが正しい瞬時に 利用できるようになり、読出し動作の時と書込み動作の時とで一定のアドレス距 離となるため、この読出し／書込みメモリの制御が簡単となる。ダイナミック入 出力を具えるメモリとはメモリの容量が完全に用いられていない限り書込み動作 の時に空のワード位置を何時も利用できるメモリを意味するものと理解すべきで ある。読出し動作の時は、メモリが完全に空でない限りワードが何時でも即座に 手に入る。この点での一例は「フォールスルー」能力を有する先入れ先出しメモ リである。もう一つの例は自動的に巡回する読出しアドレスと書込みアドレスと を具えるランダムアクセスメモリである。この場合（無意味なデータを読出さな いように）読出しアドレスが書込みアドレスをとばさず、書込みアドレスが読出 しアドレスをとばさない所定の手段がとられる。蓋し、このようなことが起こる と価値ある情報が消去により失われてしまうからである。ライン内の意味ある圧 縮ビットだけを用いると効率が上がる。既知の技術によれば、白と黒との間の意 味あるビットをほとんど含まないラインは充填ビットで満たし（CCITT 勧告４． １．３節）、画像ラインが不十分な数の圧縮ビットを含むのを防ぐ。前述したセ ットアップによれば、重要でない圧縮ビットの欠点が除かれる。即ち、必要な伝 送容量が限られる。最後に、現在のラインと直前のラインとのデータビットの２ 個のシリーズが並列に提示されるため、相当に簡易化された論理処理構造が得ら れる。種々の部分を通信バスに接続してフレキシビリティを高め、従って、例え ば読出し／書込みメモリの残りのスペースを他のデータ処理の目的に使用するこ とができる。また、例えば、既知の直接メモリアクセス(DMA) を用いることもで きるようになる。

【０００６】 前記圧縮ビットがビット群で構成され、このビット群が常に群単位で白と黒と の間の変化を表示し、このような重要なビット群が画像ライン内と順次の画像ラ インの間とで直接続くようにすると好適である。このようにすると効率が更に上 がる。蓋し、このようにするとエンドオブラインビット（４．１．２節）も抑圧 されるからである。このようにして、インタージェクションビットを用いずに完 全なページを抑圧できる。

【０００７】 画像フィールドの第１のラインを処理するために単色のゼロとされたラインを 圧縮変換器に供給するようにすると好適である。このようにすると装置の構成が 簡単になる。蓋し、第１のラインは以下のライン全てと同じように処理され、ゼ ロラインは信託されたものであって、全く取り扱われないからである。

【０００８】 図面につき本考案を詳細に説明する。 本考案の用途 図１は本考案を用いる計算機システムを示したものである。中央の要素は汎用 のバス200 により形成される。いくつかのサブシステムがこのバス200 に接続さ れている。ブロック202 は磁気ディスクメモリを象徴するもので、これはデータ のセクタアドレッシング形式を整えるのを制御する動作を行うのに必要な制御ユ ニットも具えている。ブロック204 は中央処理装置を示すものである。ブロック 206 は所謂ランダムアクセス読出し／書込みメモリを示す。ブロック208 はキー ボード, データ通信リンク及び／又は陰極線管のような視覚表示装置を接続する ためのデータ通信プロセッサを示す。ブロック210 はディジタル信号を光学式に 記憶するための書込み／再生ユニットを示すが、これは制御動作やデータの形式 整理／緩衝を行うための制御ユニットも具えている。ブロック212 はプリンタ、 例えば、インクジェットプリンタを示す。ブロック214 は所謂「ハードコピー」 のためのユニットを示す。このユニットはデータ内容の予備知識を必要とせずに 文書や図面を１：１でコピーできる。ブロック216 はライン式に走査される文書 用の光学式走査装置を示す。この走査装置は通常走査された完全なデータを中間 記憶するための画像メモリを具える。後述するように走査又は記憶の後圧縮変換 を行ったり行わなかったりする。圧縮を行った場合はユニット214 でその逆の処 理を行い、１：１コピーを得るようにしなければならない。陰極線管上に視覚表 示するのにも同じことが必要である。後者の場合、繰り返し画像が新しくなるた め画像メモリも設ける。

【０００９】

【実施例】

図２は圧縮変換器とその周りのブロック図である。ライン20は８ビットのデー タバス幅を有するローカルバスを表わす。このバスはいくつかの制御ラインも具 えるが、図面を簡明ならしめるため省略してある。このバス20はユニット22, 28 を介して図１の汎用バス200 に接続される。ブロック22はタイプADM （アメリカ マイクロデバイシーズ社）2917のモジュール４個から成るが、これらのモジュー ルは４ビット幅の双方向バッファであり、16ビット幅のデータバス26に接続され る。ブロック28はTTL モジュールの既知のシリーズから取ったタイプTEXAS INST RUMENTS LS374 の３個のモジュールから成るが、これらのモジュールは８ビット 幅の単方向バッファであり、24ビット幅のアドレスバス35に接続される。バス26 と35は、図面を簡明ならしめるため省略されている制御ラインと一緒になって、 図１の汎用バス200 を形成する。従ってローカルバス20はアドレス及びデータを バス200 と交換できる。要素34は先入れ先出し(FIFO)バッファであるが、これは 並列に接続された出力端子と168 ビットの記憶容量とを有するタイプFAIRCHILD 9403のモジュール２個から成る。要素36は要素22と同じタイプの双方向バッファ であるが、８ビットのデータバス幅を有し、外部のライン78に接続できるように なっており、ここに画像メモリ77（この記憶容量は完全な二進化画像を蓄えるの に十分なものにする）を介して走査装置76が接続される。制御ラインは図面を簡 明ならしめるため省略した。「読出し開始」という信号が受け取られると、完全 な画像がライン式に走査され、バッファに蓄えられる。次にデータはバス42を介 してバイト毎に出力される。要素38は例えば汎用バス200 の制御部（図示せず） を介して到達する割込み信号を処理する回路である。要素40はバイラテラル信号 を整合させるための要素（インテル社製タイプ8304Ｔ）であり、この要素により 種々の要素の出力段が正しいインピーダンスを「見る」。要素64は例えば本願人 の名による以前のオランダ国特許願第8202060 号に記載されているバス制御回路 であり、この特許願を参考文献としてここに含める。

【００１０】 ブロック44はタイプINTEL 8085のマイクロコンピュータを示す。ブロック46は タイプINTEL 8237の直接メモリアクセス(DMA) 用の回路である。この回路は画像 メモリ77と後述するレジスタ70, 66との間及び一方では読出し／書込みメモリ64 と他方では先入れ先出しメモリ34とバッファ22との間との間でデータを交換する のを制御する。ブロック48はマイクロコンピュータ44のプログラムを蓄えるため のタイプINTEL 2732の電気的にプログラム可能な読出し専用メモリ(EPROM) を表 わす。ブロック64はマイクロコンピュータ等のためにデータを中間的に蓄える１ 画像ライン(1728 ビット＝216 バイト) のデータを蓄えるタイプINTEL 2148のラ ンダムアクセス読出し／書込みメモリを表わす。新しい画像を処理するために、 このメモリの画像ラインバッファとして働く部分をゼロにリセットする。第１の 画像ラインを処理するためにこのゼロへのリセットはあたかも単色の第ゼロ番の ラインが信託的に形成されたかのような効果を有する（このラインは完全に白で あると好適である、このメモリの全記憶容量は１Ｋ×８ビットである。ブロック 52〜62はTTL モジュールの前記シリーズの６個の８ビットレジスタを表わす。こ れらのレジスタの一部はマイクロコンピュータ44のための汎用レジスタであり、 一部は特に圧縮変換用であることを意図したレジスタである。ブロック70は現在 の画像ラインのデータビットの次のバイトのための８ビットレジスタを表わす。 ブロック66は直前の画像ラインのデータビットの対応するバイトのための類似の ８ビットレジスタを表わす。なおここでいう対応とは関連する画素が対をなして 互いの上に位置することを意味するものと理解すべきである。ブロック72は８ビ ット幅の入力端子と８ビット幅の出力端子とを有する16ビットシフトレジスタを 表わす。入力端子はレジスタ70に接続し、出力端子は圧縮変換器74に接続する。 ブロック68は直前の画像ラインのための類似のシフトレジスタを表わす。それ故 、圧縮変換器74での処理のために毎回２×８ビットを具えるデータが得られる。 実際にはこれから選択が行われる。圧縮変換器74からFIFOバッファ34への出力は １ビットの幅しか有しない。

【００１１】 圧縮の構成 画像は一般にDINA４形式に従って構成される。１画像当り2287ラインであり、 １ライン当り1728個の画素(216バイト) が存在する。符号化方法は前記のCCITT 勧告に類似する。但し、下記の修正を加える。 ａ．第１のラインで２次元の圧縮が行われる。但し、完全に「ゼロ」から成る第 ゼロ番のラインが存在する。 ｂ．ビットを満たしEOL エンドオブラインビットは発生しない。 ｃ．符号化されたページは少なくとも８個の「ゼロ」を補う。 ｄ．全てのラインは2D符号化する（標準的な定数Ｋ＝∞）。 ｅ．一画像を符号化するのに必要な時間は平均して１秒である。 ｆ．符号化されたデータはデータチェーンを介して主メモリ206 に移される。デ ータチェーンについては本願人の名により以前のオランダ国特許願第8103895 号に記載されており、これを参考文献としてここに含める。 ｇ．走査装置からくる符号化されていないデータは符号化する前に完全に画像メ モリに一時蓄えられる。従って実時間でのラッシュ状態が圧縮ハードウェアで 起こることはない。この画像メモリは通常の構造を有し、記憶容量は少なくと も3.96Ｍビットである。

【００１２】 画像走査装置の制御ユニット（図２の要素44〜64) は読出し、割込み及びメモ リ206 に準備されているCPU 204 からの指令を実行するための全ての要素を具え ている。最も重要な指令は指令「走査」である。この指令を実行する時は画像走 査装置76が指令を受け取り、画像を走査し、データを画像メモリ77に蓄える。こ のデータは制御ユニットによりバイト単位で読出され、圧縮変換器74に与えられ る。圧縮変換器は送られてきたデータビットを符号化し、この符号ビットを直列 式にFIFOバッファ34に移し、新しいバイトを形成するように符号ビットを再構成 する。この再構成は８ビット幅のデータバス20／42を使って送るのに重要である が、データの内容を変えることはない。DMA ユニット46の制御の下にバイト単位 で構成されたデータは次にFIFOバッファ34から取出され、中間レジスタに蓄えら れ、そこからメモリ206 に与えられる。関連するアドレスもDMA ユニットにより 供給される。プログラムにより発せられた指令はマイクロコンピュータ44により 翻訳されるが、このマイクロコンピュータ44も圧縮変換器74とDMA ユニット46と を制御する。マイクロプログラムはユニット48に蓄えられる。メモリ64は1728ビ ットのラインバッファとして用いられ、マイクロコンピュータ44の作業用空間と もなり、スタックレジスタを形成する。

【００１３】 圧縮変換器の説明 圧縮変換器は下記の機能部から成る。 １）入力部 ２）符号が発生できるか否かを判定し、発生できるならば、必要なのは水平符号 か垂直符号化を判定し、垂直符号の場合はどの垂直符号が必要なのかを判定す る部分 ３）水平符号の場合ランレングスを判定する部分 ４）水平ランレングスを垂直符号に変換し、この垂直符号をFIFOバッファ34に入 力するために直列データに変換する部分（水平符号発生器） ５）データを並列にし、一時蓄えられるためのFIFO部 DMA ユニットの１サイクル中に、直前のライン（ｙライン）のオクタードがRAM 64から入力部内のレジスタ66に送られ、また、画像メモリ内に既に準備されてい るオクタードがRAM 64（読出されたばかりのアドレス）とレジスタ70とに送られ る。シフトレジスタ72, 68内に８ビットの長さを有する空のスペースができた時 はレジスタ70, 66が空になる（次にDMA ユニットの制御の下に再び満たされる) 。順方向に計数のカウンタがシフトレジスタのシフトパルスの受け取った数を更 新し、その計数が入力側の空のシフトレジスタの位置の数を表示するようにする 。この数が８に達した時は、新しいオクタードを移さねばならない。また、カウ ンタの所定の位置ではDMA ユニットがイネーブルされ、新しいサイクルを実行す る。

【００１４】 次の部分はｘ及びｙシフトレジスタの内容をデコードし、符号語を形成する必 要があるかないかを判定する（符号語のビット長は可変である）。即ち、現在の （ｘ）画像ラインで白／黒変換が生ずるか又は直前の（ｙ）画像ラインで所謂ｂ ２白／黒変換が生じた時これを行う。ここで次の３個のケースが区別できる。 ａ）ラインに沿って±３ビットの間のレンジで取った時現在のラインには変換が あり、直前の画像ラインには変換がない時。この場合は信号LST （０：３）が 生ずる時第１のプログラム可能な論理アレー(FPLA)が符号0100を生ずる。これ らの信号は第２と第３のFPLAに与えられ、そこで「水平符号」の発生を見守る 。 ｂ）現在のラインで変換が生じ、直前のラインで±３ビット位置の間のレンジ間 に所謂ｂ１変換が生じている時。この場合は第１のFPLAが垂直符号を発生すべ きことを表示し、ビットLST （３：０）が、反転された形で、関連する符号語 の長さを示し、ビットLST （２：０）がマルチプレクサを介してカウンタにロ ードされる（垂直符号語の長さは１ビットと数ビットの間である）。このカウ ンタは位置15迄カウントアップし、第３のFPLAを介して各カウンタパルス毎に ビットLST （３，１，０）、COD （３：０）及びＢ１により１個の符号ビット を形成する。ビットＢ１はｘライン上での変換に先立つｙライン上でｂ１ビッ トが生じたか否かを示し、第２のFPLAにより形成される。 ｃ）現在の画像ラインには変換がないが、直前の画像ラインに「ｂ２」変換があ る時。これは信号Ｂ１が既に値「１」を有することを意味する。これは所謂「 バス」モードであり、取扱いはｂ１の場合と同じである。 水平符号の場合は、内容がRUNL（Ａ：０）である３個のカウンタにより変換のな い距離（ランレングス）が決まる。２個の入力シフトレジスタ上の各シフトパル ス毎に、このカウンタのトリアーデはインクリメントされる。１個の符号語を形 成した後第１のシフトパルスでこのカウンタに「１」がロードされる。ラインの 開始前にこのカウンタのトリアーデは位置「０」にセットされる。蓋し、時々実 行長ゼロのダミーのランレングス「白」が発生させられる必要を生ずるからであ る。

【００１５】 符号を発生するためには、ランレングスRUNL（Ａ：６）の最上位の部分を所謂 「メーキャップ」符号のために使用し、RUNL（５：０）の最下位の部分を所謂「 ターミネイト」符号のために使用しなければならない。ランレングスの２個の部 分の間の選択はマルチプレクサにより行われる。

【００１６】 ３個のプログラム可能な読出し専用メモリ(PROM)を用いて水平符号語を発生さ せる。信号STERM がターミネイト符号を形成するかメーキャップ符号を形成する かの選択を行う。信号（ｘ−１）（直前のビット）の白／黒値は白ラインセグメ ントと黒ラインセグメントの間の選択を与える。最初の２個のPROMは符号語の上 位の部分を出力し、残りのPROMは先行するゼロビットのような重要でない部分を 含む符号語の長さを反転された形態で出力する。符号語はPROM出力端子(HORC ０ ：７）の左側に並べられる。

【００１７】 符号は次にシフトレジスタにロードされ、直列式に出力される。出力された信 号はFPLAユニットを介してFIFOバッファの直列入力端子に加えられる。垂直符号 の場合は、符号の長さがマルチプレクサを介してカウンタに与えられる。このカ ウンタは再び最終位置に達する迄符号ビットを計数する。符号語が９ビット以上 である場合は下位の８ビットだけが関連するPROMから来、その前部に１個又は複 数個のゼロが補われる。これはFPLAユニットの制御の下に行われるが、このFPLA ユニットは信号CODL（３：０）が７以下の値を有する間は信号CODEをゼロにする 。また、この間はデータHORCは未だシフトされない。シフトはCODLの値が少なく とも８に等しい時だけしか行われない。次にデータHORCがシフトされ、CODEビッ トは値HORC１を得る。

【００１８】 時間線図の説明 図３は水平符号、即ち「メーキャップ」符号を必要としない符号を形成する場 合の第１の時間線図である。例えば300 の位置にはデータビットの到来が示され ている。312 は符号語を形成するべくそれが検出されたことが示されている。こ の時信号LCOD（ライン310)に１個のパルスが現れ、信号HST １（ライン306)が高 レベルになる。次に信号LCODの制御の下にデータHORCが符号レジスタ（要素134 ／138)にロードされる。信号LCODが点線で示されている場合は何ら「実際の」作 用を有しない。蓋し、この時出される符号は第１にビット群「001 」が形成され た時であるからである。312 に示したように、データレジスタのシフトは停止し 、符号ビットシリーズの出力が開始する。このビット群が出され終わった時パル スが再び信号LCODに現れ、信号HST ２（ライン302)が高レベルになる。ターミナ ル符号TERM１が出され終わった時、信号HST １は低レベルになる。次に符号ビッ トシリーズが終了し、データビットのシフトが開始する。毎回２個の水平符号が 順次に発生させられる。次に、次の対の水平符号語又は垂直符号語が発生できる ようになる。再び符号語（第２の符号語）が形成されたことが検出された時、再 びLCOD上にパルスが現れ、データビットのシフトが停止し、一連の符号ビットを 出力できるようになる。（最初のビット群001 なしに) これが起こった時は信号 HST ２が低レベルになり、最初の状態に戻る。

【００１９】 図３と同じように、図４は一対の直接続く水平符号語の形成に関する時間線図 であり、水平符号語は本例では「メーキャップ符号」と「ターミネイト符号」の 組合せから成る。これは順次の等価なデータビットが多数であるためである。こ れは一連のデータビットを受け取る時に、限界の長さ（63ビット) を越えた瞬時 において信号HST ０が高レベルになる事実により示されている。斜めの線はこの 信号HST ０の変化が直接結果を生じなくてもよいことを示す。蓋し、メーキャッ プ符号が形成される前に全シリーズの長さが知られねばならないからである。メ ーキャップ符号が終わった時信号LCODにパルスが現れ、信号HST ０が再び低レベ ルになる。そして次にターミネイト符号が出力される。２個の順次のランレング スの一方だけがメーキャップ符号を必要とし、他方は必要としないということも ある。

【００２０】 「垂直」符号の場合も水平符号の場合と同じように処理される。但し、いくら かの例外はある。即ち、第１に対をなして発生する必要はない。また、メーキャ ップ符号は全く必要でない。第３に、所謂「バス」モードの場合は符号「0001」 が形成されるだけである。これらの場合信号HST （０：２）は値ゼロを有する。

【００２１】 圧縮変換器の詳しい説明 図５は圧縮変換器の第１の部分、即ち、データ入力部と、二進の白と二進の黒 との間の変化のための検出要素と、所謂水平符号と垂直符号との間の選択のため の制御要素とを具える部分のブロック図である。ブロック100 はタイプＳ163 の ４ビットカウンタであって、ラインの開始時には位置「３」にセットされており 、シフトされてくるデータビットを計数する。位置「８」に達した時、圧縮符号 を形成する最初の試みを行うのに十分な数のデータビットが与えられ、各データ ビットが受け取られる度毎にこの試みが反復される。FPLA 102により位置11が検 出されると対応するレジスタ（図２の70又は66) からの新しいデータバイトのロ ーディングが制御される。次に後者のレジスタが図２のバス20を介して送られて くる次のデータバイト（時間多重）を受け取るのに備える。（２個当りの）同期 は５MHz のクロック周波数で決まり、計数位置がピン11〜14に現れる。ピン３〜 ６と10は一定の信号高（Ｈ）と低（Ｌ１) とを受け取り、ピン１，７，８は後述 する制御信号を受け取る。

【００２２】 要素102 はシグネティクス社製のタイプ82Ｓ153 のFPLAユニットである。これ は排他的組合せ論理要素を具え、カウンタ100 と協働して入力シーケンサとして 働く。このようにしてこの要素はカウンタ100 （４ビット）の位置と、制御信号 としてDMA 制御ユニットにより供給される外部信号である信号「エンドオブスキ ャニングライン」(TCF) （その場合関連する画像ラインの最後の符号語を発生す るのに是非とも必要である）と、画像ライン当りの同期を示す信号「LASTF 」（ 反転）とを受け取る。またデータビットをシフトさせることができるイネーブル 信号（入力シフトイネーブル）も受け取る。斯くしてデータビットの入力と符号 ビットの出力は交互に行われる。また垂直符号の生成を禁止するように働く信号 HST ２（図３，図４参照）も受け取る。また、図２のレジスタ70, 66内の新しい データバイトが存在することを示すように働く信号RXYF（サフィックスＦは信号 RXY がバッファされていることを意味する) も受け取る。最後に、新しいページ をスタートするためのリセット信号として働くCOMRも受け取る。

【００２３】 FPLA 102の出力信号はバッファリング（図示せず）の後入力側に再び与えられ る信号「LAST」並びにAND 機能（図示せず）がＸ及びＹレジスタのローディング を制御する信号XYS ０及びXYS １である。信号XYS １はまたこれらのレジスタへ の入力も可能にする。信号XYCLR はＸ及びＹレジスタのリセットを制御する。信 号RUNLR は単色のデータビット列の長さを予めセットするのを制御する。ゼロへ のプリセットはラインの開始時に行われる。蓋し、第１のデータビットが黒であ ると、長さゼロを有する白色ビットのダミー列を形成しなければならないからで ある。この時はカウンタ100 が自動的に位置３に進む。ライン内では系列の長さ は位置「１」にプリセットされる。信号Ｂ1729は画像ラインの最後のデータビッ ト(1728)の後にこの画像ラインが完了したことを示す。ラインの完了時にカウン タ100 のプリセットは０に戻る（そして待ち状態がなければ次に３に進む）。こ の信号Ｂ1729が作られるお蔭で、順次の画像ラインの符号語が順次にリンクされ 、重み又はエンドオブライン符号ビット(EOL) なしにビットを充たすことも必要 でなくなる。信号ICNTLDはカウンタ100 のローディングを各データバイトの後で 位置「８」にする。信号「３IRXYF 」は（反転された形態で）DMA 制御ユニット の制御の下に新しいデータバイトが供給されたことを示す。

【００２４】 要素104, 106はタイプ74 LS 323 のモジュールであり、一緒になって図２のＹ シフトレジスタ68を形成する。データ入力端子（RY６−７）は８ビットの幅を有 する。データ入力端子も８ビットの幅を有し、Ｙ−４乃至Ｙ＋３という符号を付 されている。これに対応して要素108, 110が図２のＸシフトレジスタ72を形成す る。レジスタ110 のデータ入力端子は８ビットの幅を有し、レジスタ108 のデー タ出力端子は２ビットの幅を有するが、これはデータビットＹ−１及びＹ０の直 後に位置するデータビットＸ−１及びＸ０だけが使用されることを意味する。こ れらの２個のモジュールはまた５MHz の同期クロック周波数と、信号XYSO／１と ピン９のリセット信号をも受け取る。要素108, 110の入出力信号は要素104, 106 の入出力信号に対応する。

【００２５】 図６に進むが、要素114 はモジュール112 からの信号BIF の制御の下にレジス タ104 からのビットの左側又は右側の４ビットを別の回路に送る４ビットマルチ プレクサである。後者はこのFPLAが「ｂ１変化」を検出したか否かを表示する。 ｂ１＝１である場合は、変化がビット位置（ｙ−４）〜（ｙ−１）にある可能性 がある。ｂ１＝０である場合は、ｂ１変化が未だビット位置ｙ０〜（ｙ＋３）で 起こる可能性がある。なお説明を簡明ならしめるため信号の（反転された）バッ ファリングは省略してある。要素112 は前述したタイプ82Ｓ153 のFPLAユニット であり、これはシフトレジスタ104, 108からのいくつかのデータビットｘ−１， ｘ並びにマルチプレクサされた選択（ｙ＋１″，ｙ＋２″，ｙ＋３″）又は（ｙ −２，ｙ−３，ｙ−４）及びｙ０, ｙ−１に基づいて、水平符号を形成すべきか 否か（従って２個の符号を直列に形成しなければならないか否か）を表示する。 後者の場合はEPLAユニットは垂直符号を形成する。また制御信号Ｂ１Ｆ（バッフ ァされており、ｂ１変化が存在している) 、FCODL, XYS１，Ｂ1729及びHST ２も 受け取る。信号FCODL 及びXYS １は組合わさって入力データが利用できることを 表示する。後者の２個の信号については既に論じている。HST は要素118 から受 け取る。出力符号は４個の出力端子LST ０〜３（ライン状況）に提示される。ま た出力信号Ｂ１（ｂ１変化) も形成されるが、これはバッファされた後再び入力 端子に提示される。要素116 は前記タイプ82Ｓ153 のFPLAユニットであり、出力 端子CODEに実際の圧縮ビットを出力する。従って、これは直列ビット流である。 この符号は長さがCCITT 標準に従って少なくとも１ビットと高々13ビットの間に ある符号語として形成される。このような符号語が生成される間は、データビッ トのシフトレジスタ104 〜110 への送り込みは出力端子ISE にある適当な信号に より禁止しなければならないが、この信号はFPLAユニット102 に与えられる。し かし、ワードが出力される間は、図２のバッファ9403を駆動し、一方では圧縮ビ ットの直列送り込みと、他方では圧縮ビットから形成されたバイトのシフトとの 間に同期をとらねばならない(IES) 。最後に、FPLAユニット116 は第３，４図に 示したパルス状の信号を生じ、符号ビットをロードし、符号語の長さを表わすビ ットをシフトレジスタ／カウンタに送り込む(LCOD)。

【００２６】 この目的で、FPLAユニット116 はいくつかの制御信号を受け取る。信号LST ０ ，LST １，LST ３，Ｂ１をユニット112 から受け取る。信号CODL：３を図６の要 素138 から受け取る。信号HST ０：２は既に論じたが、（僅かの遅延を伴って） 要素118 から供給される（従って、HST ０：２Ｄ) 。信号HORCは図６の要素137 から供給されるが、これは水平符号語の現在のビットを表わす（「メーキャップ 」及び「ターミネイト」）。信号３IRXYF ″は新しいデータビットがない時の入 力カウンタ（要素100)の位置「３」（又は「11」) であり、明らかにこの場合は データレジスタへのシフトパルスの供給を一時止めねばならない。斯くして要素 Ｉ１６は出力シーケンサを構成する。

【００２７】 要素118 は前記タイプ82Ｓ153 のFPLAユニットであり、図３，４の状況信号H ST ０，HST １，HST ２を出力するのに役立つ。この目的で、この要素118 は先 ずこれらの３個の出力信号自体を受け取る。なおこれらの出力信号は新しいライ ンの開始時にゼロにセットされる（簡明ならしめるため関連する中間のバッファ リングは省略してある）。また要素102 から信号XYS １を受け取る（従って、シ フトレジスタ104 〜110 も活性化される) 。入力信号Ｂ１，LST １，３を要素11 2 素から受け取る。信号RUN ５，RUN ４及びRLET３（これらは図６の要素122 か ら受け取る) は単色のデータビットシリーズの限界長さに達し、従ってメーキャ ップ符号が形成されたことを表示する。信号FCODL は図７の要素138 により形成 される。このカウンタは位置15に既に達している。このビットは符号語の最後の 符号ビットが出力された時第１のデータビットの受け取りを可能にする。このよ うにすると動作は僅かながら速くなる。

【００２８】 要素118 はまた２個の制御信号をも出力する。信号「STERM 」が図７の回路で 用いられ、「ターミネイト」符号を選択する。信号RUNLPRは符号が終わった時単 色ビットのシリーズの長さのカウンタを位置「１」にセットするプリセット信号 である。

【００２９】 図７は圧縮変換器の第２の部分、即ちいくつかの順次の白／黒データビットを 計数し、これから関連する水平符号語を形成する部分のブロック図である。本例 での標準的な画像ラインは1728データビットに１個のダミービットを付加したも のから成り、従って順次の等価なビットの最も長い行でもカウントダウンするの に11ビットカウンタで十分である。関連するカウンタはタイプ74Ｓ163 の要素12 0, 122, 124 から成り、各要素は４ビットカウンタを形成し、前部の要素が直列 に接続されている。11個の出力ビットRUNL０〜RUNLA だけが更に処理するために 使われる。出力桁上げ信号RLET３，RLET７は結合される。同期はここでも５MHz のクロック周波数により得られる。信号RUNLR ″（逆）は図５の要素102 により 発生させられた時ゼロへのリセット信号として働く（画像ラインの開始時）。信 号RUNLPR″は図５の要素118 により発生させられ、ロード信号として働き、１個 の符号語が送出された後ラインの中央で位置１からの単色データビットの新しい シリーズの長さを計数する（最後の符号ビットと第１のデータビットとが時間的 に一致する）。信号XYS １はプレロードデータを形成する（この瞬時において信 号RLET３，７は値ゼロを有する）。

【００３０】 要素126 はカウンタ位置ビットの２個の異なる選択を行うための６ビット乗算 器（タイプ74 LS 257 マルチプレクサの１＋1/2モジュール) である。長さが高 々763 ビットの長さを有する単色ビットのシリーズの場合は、ビットRUNL０・・ ・RUNL５の計数位置が直接符号化のためにコンタクトされる。シリーズの長さが 63を越える場合は、符号化は２個の部分、即ち、一方では５個の上位のビット（ メーキャップ符号）に対し、他方ではこれと別に６個の下位のビットに対し行わ れる。図５の要素118 から導かれる信号STERM は選択信号として働く。

【００３１】 要素128, 130, 132 は水平符号語の発生器本体を形成する。これらの要素はシ グネティクス社製のタイプ82Ｓ137 のプログラム可能な読出し専用メモリ(PROM) である。各要素は10個の入力端子と４個の出力端子を有する。これらのユニット の全ては同一の信号を受け取る。即ち、カウンタの位置RUNL０・・・５のコンタ クトされた部分と、関連する水平符号が白ビットのシリーズに関係するか黒ビッ トのシリーズに関係するかを表示する図5aの要素108 からの信号ｘ−１と所謂「 メーキャップ符号語」に関係するか所謂「ターミネイト符号語」に関係するかを 表示する信号STERM とである（従って、要素128, 130の入力信号は図示しない) 。既に述べたように、水平符号語の長さは２ビットと13ビットの間で変わり得る 。値「１」を有する符号ビットが生ずるのは最後の８個の符号ビット内だけであ るが、これは特別な場合であり、例えば、符号語が８＋５ビットから成り、最初 の５ビットがいずれの場合でも値ゼロを有する時である。斯様に２個の要素128, 130は符号語の上位の部分（高々８ビット）を形成し、残りのビットは何時も値 ゼロとなる。要素132 は二進符号化された形で関連する符号語の長さを示す。

【００３２】 要素128, 130により形成された符号ビットはタイプ74 LS 323 のシフトレジス タ134 にロードされる。符号語の長さはタイプ74 LS 257 の四重マルチプレクサ 136 に与えられる。このマルチプレクサは他の入力端子で図５の要素112 により 形成された３個のライン状況信号LST ０・・・２を受け取る。マルチプレクサ13 6 の出力信号はタイプ74Ｓ163 のカウンタ138 にロードされる。カウンタ138 は 発生器（図示せず）により形成される（１秒当り）５MCの信号の制御の下に前に 向かって計数する。この計数は図５の要素116 からのイネーブル信号によりイネ ーブルされる(IES) 。ローディングは図５の要素116 からの信号LCODにより制御 される。信号COMR″はリセット信号として働く。このカウンタのデータ出力信号 はCODL０〜３であり、出力桁上げ信号はFCODL である。

【００３３】 圧縮解離装置の説明 図８は圧縮解離装置のブロック図である。圧縮の解離は２個の副動作から成る 。即ち、第１に符号語を認識する。符号語は一定の長さを有するものではない。 次に、符号語を圧縮解離されたデータに変換し、例えば、画像のハードコピーを 作れるようにしなければならない。使用される原理は先ず直前の画像ラインが既 に知られていると仮定することである。それ故、第１の画像ラインは前述した単 色のゼロとされたラインである。次に、擬似データを発生し、前述した圧縮機構 で圧縮する。これは斯く擬似データビット毎にあたかも次のビットが他のビット 値を有するシリーズの最初のものであるかのように行われる。このようにして形 成された符号語は受け取られた符号ビットのシリーズと比較される。対応してい る場合は、符号語が正しかったのであり、色の変化が次の擬似データビットで実 行される。対応が見られない間は、色の変化は行われず、単色データビットのシ リーズが出力される。図８の回路は図２の回路と対応する部分の回路図である。 圧縮解離されたデータを蓄えるための画像メモリが必要であり、与えられている 場合は処理に先考する圧縮ビットのための蓄積スペースも必要である（代わりに この蓄積を画像メモリで行うこともできる）。

【００３４】 要素230 はラインメモリである（少なくとも216 バイト) 。圧縮解離動作の開 始時に、直前の画像ラインを蓄えるのに用いられている部分がゼロにリセットさ れる。このメモリ230 の出力端子に８ビット幅の入力端子と８ビット幅の出力端 子を有する16ビットシフトレジスタ232 を接続する。要素234 は圧縮エミュレー ションのための１ビット幅の直列入力端子と、１又は２ビット幅の並列出力端子 と、データビットのシリーズを作り、メモリ230 を新しい画像ラインで更新する ための８ビット幅の出力端子とを有するシフトレジスタである。要素236 はFPLA ユニットで構成された圧縮変換器であり、この圧縮変換器は前述した装置と同じ ように動作することができ、違いは各擬似データビットが受け取られる度に符号 語が形成されることである。要素238 は比較要素であり、毎回エミュレートされ た符号語を受け取られた符号ビットの系列と比較し、「対応」がある場合はシフ トレジスタ234 に対する直列入力信号の符号を変換する。比較のための符号ビッ トはレジスタ240 から受け取られる。

【００３５】 図９は圧縮解離装置の一層詳細なブロック図である。要素246 は既に述べたタ イプの８ビット幅のバスである。要素242 は汎用バス（図１）のためのインター フェース回路である。要素244 は表示装置やプリンタのためのインターフェース 回路である。ラインメモリ230 と16ビットシフトレジスタ232 との間にアダプテ ィションのための８ビットレジスタ248 を設ける。このレジスタ248 は信号LOAD を受け取る。明らかに、要素230 と248 との間の転送は前述したDMA 動作により バスを介して行うことができる。例えば、毎回メモリ230 の順次のアドレスが活 性化される。シフトレジスタ232 は信号OSE(output shift enable)により活性化 される。簡単ならしめるためクロック同期は省略した。信号LOADはフリップフロ ップ250 を切換え、２個のシフトレジスタ252, 254の一方だけがイネーブル信号 ENを受け取るようにする。また信号OSE がかかっている場合は、毎回これらの２ 個のシフトレジスタの一方だけが充たされる。データは類似のシフトレジスタ25 6 から供給され、２ビットの深さを有するFIFO構成が得られる。シフトレジスタ 256 の直列入力端子は活性化信号の制御の下に毎回一回位置を変えるトグル258 により形成される。このように図７の要素234 は働く。それ故、シフトレジスタ 256 の機能は遅延を作ることだけであり、シフトレジスタ232 が８個の空いた位 置を具える時、シフトレジスタ252, 254の一方が完全に充たされ、メモリから一 語を受け取る。これは直接メモリアクセス(DMA) 動作により再び実行される。

【００３６】 要素260 は先入れ先出しメモリであり、これは並列な入力端子と直列な出力端 子とを具え、圧縮ビットを一時的に蓄えるためにバス246 から圧縮ビットを受け 取る。信号OES は直列出力のためのイネーブル信号として働く。この信号の作り 方については後述する。要素262 は10ビット幅の入力端子と12ビット幅の出力端 子とを具えるプログラム可能な読出し専用メモリ(PROM)である。これは前述した ようにいくつかの個別のモジュールから成る（図７の要素128, 130, 132 参照) 。入力信号は７ビットレジスタ264 と、FIFO 260（１ビット）とから供給され、 更に制御信号として（要素274 から) 信号HST １と（要素258 から) 直前のデー タビット（Ｘ−１）とを受け取る。圧縮ビットが受け取られる度毎に、12ビット の出力語が形成され、そのうちの７ビットが再び入力レジスタ264 に蓄えられる 。簡単ならしめるため関連する同期は省略した。このようにこの要素は入力シー ケンサを構成する。

【００３７】 図１０は制御信号を具える表である。左側の７個のビットはレジスタ264 に蓄 えられる。右側の５個のビットは「実」の制御ビットを構成し、動作モードを示 す。ライン１のデータは符号語が未だ認識されていないことを意味する。従って 、認識が行なえるようにするには未だ１個又は複数個の符号ビットを供給しなけ ればならない。Ａと印された７個のビットはメモリ262 の次のアドレスの一部を 含む。新しい符号の最初の２ビットが「00」である時は、未だ符号語が認識でき ない。次のビットは水平符号語(001) と垂直符号(000) との間の選択を与える。 水平符号のスタート符号語の後、次の単色ビットのシリーズの色（白又は黒）が 知られる。こうなると「メーキャップ」符号語が現れるか「ターミネイト」符号 語が現れるかを一義的に判定できる。「ターミネイト」符号語の後では、同じこ とが他の色にもあてはまる。この時７個のビット「Ａ・・・Ａ」は二進判定木が 通る経路を制御する。信号HST １は水平符号の相（第１又は第２の部分）を示し 、（Ｘ−１）は現在の色を示す。ビット４，３，２，１は制御符号を示し、ビッ ト「０」は「停止」か「続行」かを制御する。停止の場合は、レジスタ264 に新 しいデータが蓄えられない。列４は水平符号のスタート符号語(001) が認識され た時の出力信号を示す。この場合は動作も続行される（ビット０）。列６は７個 の順次のゼロがページの終りで認識された時の状態を表し、再び続行となる。

【００３８】 列２はメーキャップ符号の符号語が見つかったことを示し、ビット「０」が値 「１」を有する全ての場合が「停止」である。このビットはFPLA 274により認識 され、関連する制御信号がレジスタ264 に与えられる。メーキャップ符号の長さ は５個のビットＭ、即ち64ビットの単位で示される。列３は「ターミネイト」符 号の符号語が見出されたことを示し、ビット５は値０を有し、６個のビットＴが 「ターミネイト」符号として形成されたデータビットシリーズの長さを表わす。 最長の長さは「111111」である。列５は垂直符号の符号語が検出されたことを示 す。ビット「LLL 」は８個の異なる垂直符号語のどれに関係するかを示す。列８ はページの終りで第８番目のゼロが検出されたことを示す。結果として、ページ の終りにおいて、シフトアウト機構が働き続け、出力端子に現在の画像ラインの 最後のデータバイトを提示できる。（カウントダウンすべき）ビット「PPPPP 」 により表されるビットの長さはこの目的に十分でなければならないが、普通は「 19」（２×８＋３）で十分である。しかし、代わりにもっと高い値を選ぶことも できる。

【００３９】 再び図９に戻るが、７個のビット（Ｂ・・・５）が読出し専用メモリ262 から 比較要素266, 268に与えられ、ビット５の制御の下にその最上位のものが活性化 される。要素270, 272は１個の単色シリーズの中に何個のデータビットが含まれ ているかを計数する２個のカウンタを形成する。同期は前記５MHz の周波数で行 われる。計数はシフトレジスタ256 でのデータビットの出力と同期をとって行わ れる。圧縮が解離された時、先ず「メーキャップ符号」が現れる。カウンタ272 はカウンタ270 の出力桁上げ信号により活性化される。メーキャップ符号の最高 計数に達した時、比較要素266 は信号MMATCHを出力する。この結果、FPLAユニッ ト274 は信号OES を出力し、FIFO 260の直列出力をイネーブルする（読出し専用 メモリ262 の「０」ビットはこの信号OES を再び終了させる制御信号を示す) 。 メーキャップ符号の最高計数に達したか又はメーキャップ符号が不要の場合は、 単色ビットのシリーズの長さが比較要素268 で読出し専用メモリ262 からの関連 するシリーズの長さと比較される。この長さが最高計数に達した時、信号TMATCH が現れる。この信号はFPLA要素274 に与えられ、第２の「メーキャップ」＋「タ ーミネイト」符号語を再びサーチするか新しい垂直又は水平符号をサーチする。

【００４０】 前述したタイプのFPLAユニット274, 276により別の制御を行う。FPLAユニット 276 は符号語が認識されたか否か又は垂直符号語、メーキャップ符号語、ターミ ネイト符号語若しくは特別な符号語（ページが準備されている）のどれに関係す るかを表示する信号LST を受け取る。５ビットに亘りデコードするとこの別の制 御が可能となる。ユニット276 はまた現在（即ち最近に発生させられた）のデー タビット（Ｘ−１）、シフトレジスタ232 からの直前のラインの８個のデータビ ット、信号Ｂ１及び前述した信号TMATCHも受け取る。信号Ｂ１は「ｂ１変化」が 見出されたか否かを示す。この信号はFPLAユニット276 自体で発生させられ、レ ジスタ278 でバッファされる（簡明ならしめるためこれに関連する接続は省略し た）。信号TMATCHは比較要素268 により形成され、色変化を形成しなければなら ないことを示す。FPLAユニット276 は垂直符号を形成し、これを受け取られた垂 直符号語と比較する。このモジュールを選択するとこの比較は明示的には行われ ない。正しい垂直符号語が見出された時及び信号TMTCH が受け取られた時は、フ リップフロップ258 が切換えられ、色を変える。正しい垂直符号語が見出され（ これがエミュレートされたデータと整合する）時は、信号VMATCHが出力される。

【００４１】 FPLAユニット274 は読出し専用メモリからの信号LST と、信号TMATCHと、MMAT CHと、VMATCHと、HST １及びHST ２とを受け取る。出力信号はOES, OSE, RESET, HST１及びHST ２である。信号OES はFIFO 260を制御し、新しい符号ビットが順 次に供給される。信号OSE はシフトレジスタ232, 252, 254, 256を制御し、毎回 １個のデータビットをエミュレートする。このため、OSE とOES とは主として交 互に活性になる。信号RESET は計数すべき単色のデータビットの新しいシリーズ の長さが存在する度毎にカウンタ270, 272をゼロにリセットする。信号HST １と HST ２とは圧縮動作の説明で既に論じてある。

【００４２】 シフトレジスタ252, 254, 256 はエミュレートされたデータビットを蓄えるの に役立つ。シフトレジスタ256 は遅延要素としてのみ役立つ。出力信号はデータ ビット（Ｘ−３）であり、この遅延は圧縮動作で導入された遅延に対応し、新し いデータビットが到達した後のみ第１の符号語を発生できるようにする。シフト レジスタ252, 254は深さ２ビットのFIF ０構成を形成する。

【図面の簡単な説明】

【図１】本考案が適用される計算機システムのブロック
図である。

【図２】圧縮変換器とその周辺のブロック図である。

【図３】説明用の信号線図である。

【図４】説明用の信号線図である。

【図５】圧縮変換器の詳細なブロック図である。

【図６】圧縮変換器の詳細なブロック図である。

【図７】圧縮変換器の詳細なブロック図である。

【図８】圧縮解離装置のブロック図である。

【図９】圧縮解離装置の詳細なブロック図である。

【図１０】制御信号を具える説明用の表を示す図であ
る。

【符号の説明】

20 ローカルバス 22 ４個のモジュールから成るブロック 26 データバス 28 ３個のモジュールから成るブロック 34 FIF ０バッファ 35 データバス 36 双方向バッファ 38 割込み信号処理回路 40 整合要素 42 バス 44 マイクロコンピュータ 46 DAM 用回路 48 EPROM 52〜62 レジスタ 66 レジスタ 68 シフトレジスタ 70 レジスタ 72 シフトレジスタ 74 圧縮変換器 76 走査装置 77 画像メモリ 200 バス 202 磁気ディスクメモリ 204 中央処理装置 206 RAM 208 データ通信プロセッサ 210 書込み／再生ユニット 212 プリンタ 214 ハードコピー用ユニット 216 光学式走査装置

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 圧縮装置で画像フィールドの、圧縮ビッ
   トが最小となるように行と列とに構成された二進データ
   をライン毎に圧縮し、媒体を介した後圧縮解離装置で二
   進データを圧縮解離して前記画像フィールドを形成する
   ように二進データを再構成するための、前記二進データ
   の第１入力端子(78)と、所定数のデータビットを並列に
   圧縮変換器に供給し、ライン単位で一連の圧縮ビットを
   圧縮変換器の第１出力端子に供給する入力要素とを具え
   る装置において、 前記第１入力端子と入力要素との間に、少なくとも１本
   の完全な画像ラインの二進データを収容するための語単
   位で構成された読出し／書込みメモリ(64)を接続し、前
   記入力要素が並列な入力端子と並列な出力端子とを具え
   る第１シフトレジスタ(72)を具え、メモリ動作時に現在
   の画像ラインの第１のシリーズのデータビットを収容
   し、これらのデータビットを第１アドレスにアドレス指
   定される読出し／書込みメモリに記憶し、この第１のシ
   リーズを前記第１シフトレジスタのシフト制御により前
   記圧縮変換器(74)に供給するようにし、また前記入力要
   素が並列な入力端子と並列な出力端子とを具える第２シ
   フトレジスタ(68)を更に具え、同一のメモリ動作時に同
   時に第１アドレスに対して一定の相対位置を占める第２
   アドレスによりアドレス指定される読出し／書込みメモ
   リからの直前の画像ライン上のいくつかの対応する列の
   第２のシリーズのデータビットを収容し、この第２のシ
   リーズも前記第２シフトレジスタのシフト制御により圧
   縮変換器に同時に供給され、第１出力端子が直列式に動
   作して画像ライン毎の重要な圧縮ビットの直接続く群だ
   けを直並列変換バッファ(34)に供給し、このバッファが
   ダイナミック第２入力端子とダイナミック第２出力端子
   とを具え、第１入力端子と第２出力端子とを通信バス(2
   0/42) に互いに接続し、このバスに他のデータ処理装置
   も接続できるように構成したことを特徴とするデータ圧
   縮兼データ圧縮解離装置。
2. 【請求項２】 前記圧縮ビットがビット群で構成され、
   このビット群が常に群単位で白と黒との間の変化を表示
   し、このような重要なビット群が画像ライン内と順次の
   画像ラインの間とで直接続くようにしたことを特徴とす
   る請求項１に記載のデータ圧縮兼データ圧縮解離装置。
3. 【請求項３】 画像フィールドの第１ラインを処理する
   ために単色のゼロとされたラインを圧縮変換器に供給す
   るようにしたことを特徴とする請求項１又は２に記載の
   データ圧縮兼データ圧縮解離装置。