JPH0436504B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、２進１次元圧縮コードを保持する第
１読出し専用メモリ（ROM）をアドレス指定す
ることにより、同じ型の画素の継続すなわち与え
られた長さを有するラインを符号化圧縮（以下
「符号化」という）し、且つ画素の型及びライン
の長さに関する対応情報を保持する第２読出し専
用メモリ（ROM）をアドレス指定することによ
り、これらのコードを復号化するデジタルイメー
ジ情報符号化／復号化装置に関する。

（従来の技術及び発明の概要） 日本特許出願特願昭55−99880号公報に対応す
る米国特許第4245257号により、画像信号情報が
１次元系及び２次元系により符号化され、かつ各
行に対して２つの符号化された信号が互いに比較
されることが知られている。

その比較結果に応じて、各行は、上記系により
符号化され、該系は情報の最少量を得る。

本発明の目的は、中間調の鮮明度が著しく向上
したデジタル・イメージの符号化及び復号化する
方法及び装置を提供することにある。

本発明の更に別の特徴によると、２色の画素の
変更によつて形成される中間調の符号化の際、一
方の色から始まる第１中間ラインと他方の色から
始まる第２中間調ラインに関して別々にコード化
が実行され、これにより、都合４つの異なつた型
のラインができる。

（実施例） 導入部 本発明の文書フアクシミリ処理装置は本質的に
は、文書を光学的に走査するための装置１５によ
つて構成される入力ユニツトを含む。この入力ユ
ニツトは、これ以下、画素と呼ばれる読出された
イメージの個々の要素に対応する２進信号を発生
するように構成されている。このようにして発生
される２進信号はコード化され、符号化モジユー
ル１６において符号化される。更に、この符号化
モジユール１６から、将来使用されるために大容
量メモリすなわち集積メモリ１７かもしくは、モ
デム１８を経由して遠隔ステーシヨンに向かう伝
送ライン１９のどちらかに選択的に送られる。

本装置はビデオユニツト２１、又はレーザプイ
ンタ等の高鮮明度ドツト型プリンタ２２であり得
る１つ又はそれ以上の出力ユニツトを含む。出力
ユニツトはメモリ１７から又はライン１９及びモ
デム２４を経由して遠隔ステーシヨンから符号化
圧縮信号を受取るように構成される復号化モジユ
ール２３によつて制御される。更に、符号化モジ
ユール１６は２つのインターフエースユニツト２
０及び連結ケーブル２５を経由して復号化モジユ
ールに直接、接続されている。

詳細に説明すると、本装置はCCITTによつて
設定されたG3群におけるフアクシミリ伝送に関
する基準に基づいて作動し、これによりA4サイ
ズのシートの情報を電話回線で約１分間で伝送す
るように構成されている。斯かる伝送に関して提
案された基準T4の規定によると、文書の読出し
は215mmの１ライン当り1728画素の解像度、すな
わち８画素／mmの解像度でもつて左から右に連続
した要素ライン状に行なうものとされている。白
黒（Ｂ／Ｗ）コード化は画素のシーケンスすなわ
ち同色のラインの長さ部分にわたつてコード化す
ることにより実行される、これは２つの独立した
符号化圧縮方法を用いて実行できる。

先ず最初の方法は１次元符号化と呼ばれるが、
一度に１要素ラインのみを読み出す工程と提案さ
れた基準T4によつて規定されるHuffmanコード
を種々の黒画素及び白画素ラインに割当てる工程
を含む。これらのHuffmanコードは、どのコー
ドも別のコードの最小桁部を表わすことのないよ
うに、２ビツトから13ビツトの範囲の可変長のワ
ードによつて表わされる。

詳細に説明すると、このコードによると、ゼロ
画素から63画素の長さのラインは末端コードすな
わちTCと呼ばれる対応コードワードによつて表
わされるのに対し、64画素の倍数のシーケンスす
なわち64，128……1728の画素シーケンスは補正
コードすなわちMKコードと呼ばれる他のコード
ワードによつて表わされる。従つて、63画素を超
えるラインは２つのコードワード、すなわちMK
及びTCを必要とする。

黒ラインと白ラインのための共通MKコードの
延長、すなわち1728を超える64の倍数も与えられ
ている。これらの共通コードの長さは12又は13ビ
ツトと全てゼロである最大桁の７つのビツトの長
さである。

ゼロから63までの白コードは８ビツトの最大長
を有し、白MKコードは９ビツトまでの長さを有
する。

これと対照的に、ゼロから63までの黒TCコー
ドは12ビツトまでの長さを有し、黒MKコードは
13ビツトまでの長さを有する。加うるに、７から
63までの黒TCコード及び黒MKコードはゼロに
等しい少なくとも３つの最大桁ビツトを有するの
に対し、１から６までの黒TCコードは最初の３
つの最小桁ビツトに少なくとも１つの１を有す
る。

更に、320から1728までの黒ラインのMKコー
ド（この間には13ビツト全てが含まれる）は、ゼ
ロに等しい６つの最小桁ビツトを常に有する。

２次元符号化と呼ばれる第２符号化方法は、白
ライン又は黒ラインが始まる参照ラインＲ（第２
図参照）と呼ばれ、前に読み出された要素ライン
の画素ｂ１及びｂ２を画定する工程を含む。さら
に、現在ラインＣと呼ばれる実際に読み出し中の
黒ラインのラインの長さを参照ラインの画素ｂ１
及びｂ２に依存して、このラインの初期の連続画
素ａ０，ａ１，ａ２から画定して、大きな度合の
圧縮を達成する工程を含む。

詳細に説明すると、次の状況が対応するモード
コードによつて指定された状態で画定される。

ΓパスモードＰ：ｂ２がａ１の左にくる場合（第
２ａ図参照）。この場合はｂ２の下の画素a′０
は新しい画素ａ０として画定される。

Γ水平モードＨ：ａ１がｂ１から４画素以上をも
つて離れている場合、すなわちａ１，ｂ１＞３
の場合（第２ｂ図参照）。

Γ垂直モード：ａ１がｂ１から３画素以内で離れ
ている場合（a1b1３）。

すなわち、このモードは、ａ１がｂ１の下にあ
る場合はＶ（０）と呼ばれ、Ａ１がｂ１の右に来
る場合（第２ｃ図参照）は画素ａ１，ｂ１を指示
する数に先行するVR（Vertical Right）と呼ば
れ、且つａ１がｂ１の左に来る場合は画素ａ１，
ｂ１の数に先行するVL（Vertical Left）と呼ば
れる。

関連するモードコードが下の第１表に与えられ
ている。この表の中では、Ｍ（ａ０ａ１）及びＭ
（ａ１ａ２）によつて表わされるコードＨはそれ
ぞれの１次元コードとなつている。

第１表 モード コード Ｐ 0001 Ｈ 001＋Ｍ（a0a1）＋Ｍ（a1a2） Ｖ（０） １ VR(1) 011 VR(2) 000011 VR(3) 0000011 VL(1) 010 VL(2) 000010 VL(3) 0000010 このコード化は２相で行なわれる。すなわち、
最初の相では、モードＰが関与する場合にコード
化が確立し、これに対し第２の相では、０＜
a1b1＜３の場合にコード化が確立する。

ここで注記すべきことは、上記の第１表のコー
ドが１次元コードを持たない、それ自体が
Huffman型のコードであることである。さらに
注目すべきことは、１次元方法でコード化される
ラインを２次元方法によつてコード化されるＫ−
１ラインと交番させることによつて文書の通常の
走査が実行されることである。ここで、Ｋは１サ
イクルのライン数を示し且つ読み出し動作の垂直
分解能を示すパラメータを表わす。通常、3.75画
素／mmの標準分解能の場合はＫ＝２であり、それ
以上の分解能の場合はＫ＝４である。

あるラインの最初のラインの開始を指示するた
めに、装置１５（第１図）はそのラインの実際の
開始の左に来る白のイマジナリー画素ａ０を発生
する。あるラインの終了を指示するためには、装
置１５はライン終了コードEOLを発生する。

符号化モジユール 圧縮モジユール１６は２つの読出し及び書込み
ランダムアクセスメモリ（RAM）２６及び２７
を含む。（第３図参照）。各RAMは画素ラインを
一時的に記憶する能力を有する。例を挙げて示す
と、各メモリ２６及び２７は1K×４ビツトRAM
を含む。また、２つのメモリ２６及び２７は単一
2K×４ビツトRAMの２半分によつて構成され
る。両方の場合、各RAM２６及び２７は、提案
された基準によつて規定されたラインの最大長、
すなわち2623画素まで記憶する容量を有する。各
RAM２６及び２７は、情報の流れの方向、すな
わち、それぞれのRAM２６，２７が読み出しモ
ードにあるか書込みモードにあるかを確立すべく
対応バス制御回路２８及び２９によつて制御され
る。この２つの制御回路２８及び２９は、各ライ
ンの終わりで切換えられるフリツプフロツプを含
む読み出し／書込み選択回路３１によつて制御さ
れる。

２つの制御回路２８及び２９は、２つのRAM
２６及び２７のうちの一方の書込みと他方の
RAMの読み出しを同時に実行するように構成さ
れている。従つて、参照ラインの読み出し動作
は、現在ラインがメモリ２６及び２７のうちの一
方に書込まれると同時に２つの２６及び２７のう
ちの他方から実行される。

２つのメモリ２６，２７は、各要素ラインの走
査動作の終了時において、そのラインの画素数に
依存する値、すなわち文書の幅を並列に自動的に
負荷されるアドレスカウンタ３２によつてアドレ
ス指定される。この値は、入力クロツクCLKに
よつてラインの走査作動中に減少し、ゼロに到達
すると、回路３１に切換えられる。

２つの制御回路２８，２９の入力は第１シフト
回路３３の出力に並列に接続されている。回路３
３は、走査ユニツト１５（第１図参照）に含ま
れ、現在ラインにおいて読出されている画素に対
応する信号を画定するための回路３４によつて出
されるビツトを連続的に受け取る。回路３３（第
３図参照）は現在ラインのビツトが通過する時の
シフトレジスタ及びこれらのビツトを４つの群に
静止化してこれらを並列に回路２８，２９に送る
ラツチ回路を含む。回路３３のレジスタはまた、
少なくとも３ビツトのシーケンスを検査して各ラ
インの終わりを検知し、その出力の１つに信号
FRを出すための論理回路３５に接続されている。
回路３５はまた、ゼロで黒を示し１で白を示す出
力Ｂ／Ｗに関する静止化された信号でもつて現在
の色を示すように構成されている。FR信号出力
は各信号FRによつてゼロに設定されるように構
成され、且つラインの終わりの後に回路３３によ
り受け取られる同色の画素を計数するように構成
されたカウンタ３６に接続されている。

これと対照に、２つの回路２８，２９の出力は
第２シフト回路３７の入力に並列に接続されてい
る。回路３７は、４つの群において並列に、メモ
リ２６，２７から参照ラインのビツトを受け取
り、それらを論理回路３８に適用するように構成
されている。同時に回路３８は回路３３を通過す
るビツトを受け取る。回路３８は本質的に、現在
ライン及び参照ライン上の全ての転移０→１及び
１→０を検知するために、信号「Ｂ／Ｗ」、現在
ラインのシフト回路３３の出力２ａ，３ａ及び２
ａから送られる信号、及び参照ラインのシフト回
路３７の出力２ｂ，３ｂ及び４ｂから送られる信
号によつて制御されるEX−OR（排他的論理和）
ゲート（第４図参照）を含む。斯かる信号の種々
の構成は２次元符号化のモードの型を検知するた
めの論理回路３９（第３図参照）によつて認識さ
れる。回路３９は、関連のモードコードを生成す
るためのアドレスを形成するための回路４１を調
整するように構成されている。２つの回路３８，
３９は両方共、回路３５によつて生成される信号
FRによつて制御される。

詳細に説明すると、回路３９は、回路３８が遷
移ｂ１，ｂ２及びａ１（第２図参照）をそれぞれ
検知する時に作動できる３つのフリツプフロツプ
４２，４３及び４４（第４図参照）の１群を含
む。フリツプフロツプ４２，４３及び４４（第４
図参照）によつて対応信号及び関連の反転値
１，２及び１が与えられる。回路３３（第３
図参照）に接続された第４フリツプフロツプ４６
はビツトａ０の色を記憶するように構成されてい
る（すなわち、種々のモードの個別化という点か
ら考慮すると、現在ラインの最後のビツトであ
る。）斯かる色はフリツプフロツプ４６がセツト
される時は白であり、リセツトされる時は黒であ
る。そしてこの色は、検知されたモードに読くモ
ードの認識を調整している。

回路３９はまた、第４図に示す直列化回路３
３，３７の出力から出される信号及びANDゲー
ト４９から出される信号によつて制御される３つ
のNANDゲートの２群４７，４８を含む。従つ
て、ａ１が存在する時は、NANDゲート４７及
び４８はVLを決定する種々のビツト構成を認識
する。

NANDゲート４７，４８のうちどちらか一方
が、ａ０黒か又はａ０白が存在するかを示すフリ
ツプフロツプ４６の信号と結合して活性化する
と、そのNANDゲートは別のNANDゲート５１
に信号VLを出し、この信号VLは回路４１に適用
される。この回路４１は本質的に、フリツプフロ
ツプ４２のｂ１にセツトすることにより３まで計
数するようにイネーブルされるカウンタ５２及び
２次元符号化モードに対応するアドレスを出力す
るように構成されたマルチプレキサ５４
（MUX）を含む。

詳細に説明すると、ゲート５１からの信号VL
によつて、マルチプレキサ５４はレジスタ３７か
らの情報に応答して、３つの垂直モードＶ（０）、
VL、VRに対応するアドレスを出す。フリツプ
フロツプ４４がａ１にセツトされる前にフリツプ
フロツプ４２がｂ１にセツトされる場合は、
ANDゲート４９はNANDゲート４７，４８をヂ
イスエーブルし、これにより、カウンタ５２がａ
１にセツトされた時にカウンタ５２から出る情報
のアイテム（ビツトａ１ｂ１の数を表わす）がマ
ルチプレキサ５４においてイネーブルされる。し
かしフリツプフロツプ４３がａ１にセツトされる
前にｂ２にセツトされる場合は、ANDゲート５
６はマルチプレキサ５４をイネーブルしてモード
Ｐアドレスを生成する。ａ１がｂ１の前にセツト
され、且つカウンタ５２が構成ゼロもしくは構成
１〜３を有する場合は、モードＶ（０）アドレス、
もしくはそれぞれ３つのVRモードの１つのモー
ドのアドレスを放出するためにマルチプレキサ５
４が調整される。しかしながら、ｂ２の前にａ１
がセツトされて、カウンタ５２がその容量を超え
た場合は、関連の信号はANDゲート５０によつ
てマルチプレキサをイネーブルしてモードＨアド
レスを生成する。マルチプレキサによつて与えら
れたアドレスが用いられた後、回路３９及び４１
はその都度、リセツトされる。しかしながら、こ
のアドレスの生成は１次元機能の場合、すなわち
MOD＝０の場合あるいは第３図の信号Ｈによつ
て表わされるモードＨアドレスを用いた後１対の
アドレスを形成する場合のどちらかの場合はOR
ゲート５７（第３図参照）によつて出される信号
Ｍによつて禁止される。信号Ｍは２次元符号化の
パラメータＫを変化させるための論理手段５８に
よつて発生する。論理手段５８は本質的に、パラ
メータＫに応じた状態にセツトできるカウンタを
含む。このカウンタはライン終了信号EOLによ
つて増分し、その容量を超えると、ORゲート５
７によつてゼロ化信号Ｍを発生する。更に、論理
手段５８は、走査ユニツト１５の基準によつて規
定されるように、ページの終了を示すコードのシ
ーケンスを公知の方法で認識するように構成され
ている。

信号Ｍは、マルチプレキサ５９（第３図参照）
をイネーブルして、対応するラインの終わりにお
いてカウンタ３６によつて達成される値に対応す
るアドレスを生成する。詳細に説明すると、マル
チプレキサ５９は、カウンタ３６が多数のビツト
＜64を計数した場合にコードTCを形成するよう
に作動する。反対の場合は、カウンタに64の整数
倍の数を累積する。この数に基づいて先ずコード
MKを生成し、次にその倍数を超えるビツト数に
対応するコードTCを生成する。

マルチプレキサ５９及び回路４１によつて出さ
れるアドレスは、このアドレスに先行する論理手
段をして後続のアドレスに対して展開せしめるべ
く、読み出し専用メモリ６２にアクセスするのに
要する所定期間中にこのアドレスを一定に維持す
るように作動するラツチ回路６１によつて時々静
止される。

ROM６２にはHuffmanコードが記録され、ま
た1K×16ビツトの容量を有することができるた
め、それぞれが1Kバイトの容量を有する且つ並
列モードでアドレス指定される２つの標準チツプ
６３及び６４で構成できる。詳細に説明すると、
メモリ６２は、第５図に示すように、10ビツトア
ドレスを有するラツチ回路６１によつてアドレス
指定される。この10ビツトアドレスはラインの長
さに関する６ビツトＡ０−５、コードTC又はコ
ードMKかを規定する１ビツトＡ６、白画素又は
黒画素のどちらかが関与するかを規定する１ビツ
トＡ７、ライン終了が関与しているかどうかを規
定する１ビツトＡ８、及びモードコード（MOD
＝１）又は１次元コーデイング（MOD＝０）の
どちらかが関与するかを規定する１ビツトＡ９を
含む。論理手段５８（第３図）のカウンタからオ
ーバーフローすると、ラツチ６１によつてメモリ
６３，６４に適用されるコードEOLに、後続ラ
インが１次元方法を用いてコード化されることを
示すビツト＝０が加えられるのに対して、他方の
Ｋ−１ラインの場合は、ライン終了コードに加え
られるビツトは１となる。

符号化モジユール１６は更に、回路３５によつ
て発生する各信号FRによつて制御され、且つラ
ツチ６１をイネーブルしてアドレスを静止化する
ための第１信号MEM及び第１信号に対する遅
延、すなわちメモリ６２のアクセス時間に等しい
遅延を有する第２信号ACを出力する能力を有す
るタイミング回路すなわちタイマー６６を含む。
メモリ６２のモジユール６３及び６４は信号AC
によつてイネーブルされる論理回路６８の制御の
もとで出力シフトレジスタ６７を並列に負荷する
ように作動する。回路６８はまた、レジスタ６７
に時々負荷されるコードの連続出力を制御するた
めのクロツク信号を発生する。コードの最後のビ
ツト（その長さは変化することが知られている）
の出力の後、レジスタ６７は信号FINを発生し
て、回路６８にコードの出力の終了を合図する。

１次元動作の状態では、信号MOD＝０はOR
ゲート５７によつて、回路４１を禁止し、これに
より、参照ラインとの比較に関するブロツク２６
〜３２及び３７〜３９を含む全ての論理手段は動
作から除外された状態を維持する。しかしながら
ORゲート５７からの信号Ｍはマルチプレキサ５
９をイネーブルする。従つて、回路３４から出る
直列モード状のビツトは回路３３に到達し且つ回
路３３から回路３５に送られる。この回路３５に
おいて、色の遷移が認識される。各ラインの終わ
りから始まつて、静止信号FRはカウンタ３６を
イネーブルし、現在のラインの長さを計算する。
この計算結果が６４より少ない場合、マルチプレ
キサ５９はラツチ６１に対応ビツト数のコード
TCに関するメモリ６２のアドレスのみを適用す
る。このコードTCはビツトA6＝０及びビツト
A9＝０（第５図も参照）を有するようになる。

回路６８の制御のもとで、このコードTCはこ
の時点でレジスタ６７に並列に負荷される。そし
てこのレジスタ６７からコードTCが直列に読み
出されてメモリ１７（第１図参照）に記憶される
か、あるいはインタフエースユニツト２０又はモ
デム１８に送られて伝送される。

しかし、ラインのビツトの計数が６４を超える
場合は、マルチプレキサ５９（第３図参照）は２
つのアドレスを連続に発生する。ビツトA6＝１
を有するようになる最初のアドレスはメモリ６２
におけるコードMKを識別するのに対し、ビツト
A6＝０を有するようになる２番目のアドレスは
コードTCを識別する。両方の場合とも、ビツト
Ａ９はゼロに等しい。この２つのアドレスに基づ
いてメモリ６２が発生する２つのコードは、上記
の手順と同様にして、レジスタ６７によつて連続
的に出される。

２次元符号化を処理する際は、因子Ｋは論理手
段５８のカウンタに適当にセツトされるのに対
し、ORゲート５７の入力における信号MOD＝
０は偽になる。この場合、各要素ラインのライン
はカウンタ３２と回路３１の制御のもとで２つの
メモリ２６及び２７において交互に複写される。

最初のラインを読み出す動作中に論理手段５８
はオーバーフロー状態になるため、ORゲート５
７は回路４１を禁止し且つマルチプレキサ５９を
活性化する。従つて、最初のラインのラインは、
１次元符号化方法に基づいて、マルチプレキサ５
９の制御のもとでROM６２によつてコード化さ
れる。論理手段５８がそのオーバーフロー状態の
繰返しが行なわれる後続ラインの読み出し動作の
期間中に同様の現象が起きるため、２次元符号化
において、１次元符号化方法を用いてラインが定
期的にコード化されることが明らかとなる。

しかしながら、他のラインの読み出し期間中、
回路３３によつて発生する現在ラインのビツトは
回路３７によつて発生する参照ラインのビツトと
共に回路３８によつて処理され、これにより回路
３９は各ラインのモードの型を検出することがで
きる。ANDゲート５０（第４図参照）によつて
回路３９がモードＨを検知する場合は、回路４１
のマルチプレキサ５４は対応コード001をROM
６２（第３図参照）から抽出するための関連アド
レスを発生する。信号Ｈは、ORゲート５７によ
つて、マルチプレキサ５９が、１次元コード化に
従つて、２つの後続ラインａ０ａ１及びａ１ａ２
をコード化するためにROM６２をアドレス指定
できるような期間を有する。

同様にして、回路３９がANDゲート５６（第
４図参照）によつてモードＰを検知する場合は、
回路４１のマルチプレキサ５４は対応コード0001
をROM６２（第３図参照）から抽出するための
関連アドレスを発生するため、フリツプフロツプ
４６はこの時点でｂ２に整列する現在ラインの画
素a′０のコードを画定する。このコード化動作の
後、回路３９は状況を再検査してモードの型を検
知する。

更に、回路３９がNANDゲート４７，４８及
び（第４図参照）及びフリツプフロツプ４２〜４
６によつて、カウンタ５２供給の値と結合したモ
ードＶ（Ｏ），VL又はVRを検知すると、対応モ
ードＶ（Ｏ），VR（１−３）又はVL（１−３）の
ROM６２のアドレスを出力すべくマルチプレキ
サがアドレス指定される。

復号化モジユール 次に、ROM６２はレジスタ６７に第１表に示
す対応コードを供給する。

符号化モジユール２３（第１図参照）はまた、
アドレスカウンタ７３によつてアドレス指定され
且つ２つのバス制御回路７４及び７６によつて制
御される２つのランダムアクセスメモリ７１及び
７２（RAM）（第６図参照）を含む。バス制御
回路７４及び７６は読み出し−書込み選択回路７
７によつて制御される。

これらの要素は符号化モジユールの対応要素２
６〜３２（第３図参照）に完全に類似しているた
めに、詳細な説明をここに新めて繰返す必要はな
い。

符号化モジユール２３（第６図参照）は本質的
に、Huffmanコードに対応するビツトのライン
が記録される読み出し専用メモリ７５を含む。こ
れらのコードは、14番目の白／黒ビツトがアドレ
スに加えられる時は常に13ビツトまでの長さを有
するため、白コードに対しては２つの8K×８ビ
ツトROMを、黒コードに対しては別の２つの8K
×８ビツトROMを与えて一義的なアドレス指定
を可能にする必要がある。

しかしながら、本発明によると、第７図に示す
図に基づいて、これ以下Ａ０〜Ａ１０と呼ばれる
11ビツトのワードによつてアドレス指定され、且
つそれぞれが2K×８ビツトの容量を有する２つ
のROMモジユール７８及び７９を用いることが
可能となる。ROM７８は、アドレス指定される
コードに関連するラインの長さを表わす一連の６
ビツト（０〜５）のワード、及びビツトＴであつ
て、１の場合に、コードTCを示し、またゼロの
場合に、コードMKを示すビツトＴを含む。

ROM７９は、その４つの出力に、１次元コー
ドの長さに関する情報、すなわち、そのコードを
形成するビツトの数を発生する。詳細に説明する
と、以下に明らかなる理由により、７画素より少
ない白ラインのコードと黒ラインのコードに対し
て、ROM７９は、常に９画素より少ないコード
の有効長さは発生する。しかしながら、７画素よ
り多いか又は等しく、ゼロに等しい３つの最小桁
ビツトを有する黒ラインに対して、ROM７９は
３つ増加したコードの長さを発生する。ROM７
９の４つの出力０〜３は、カウンタ８２に対応ビ
ツトを負荷するマルチプレキサ（MUX−ラツ
チ）８１（第６図参照）に接続されている。
ROM７９はまた、３つの出力１，２，３に、モ
ードデコーダ８０に適用されるモードコードを発
生する。これらのコードはまた、MUX−ラツチ
８１に適用され、ここでこれらのコードはモード
コードの長さを発生する。MUX−ラツチ８１の
第２入力はデコーダ８０によつて発生する信号
MOD＝１によつてイネーブルされて、モードコ
ード関与の可否を示す。

ROM７８及び７９のアドレスは、メモリ１７
（第１図）又はインタフエースユニツト２０又は
受信モデム２４からコードのビツトを直列に受け
取るべく作動する12のビツトシフトレジスタ８３
によつて部分的に構成される。レジスタ８３（第
６図参照）は、カウンタ８２の制御のもとで
ROM７８及び７９のアドレス指定及び読み出し
及びレジスタ８３の桁送りを制御する機能を主に
有する論理入力回路８４に並列に接続されてい
る。

詳細に説明すると、論理回路８４は、その３つ
の最小桁ビツトがゼロであるラインコードを認識
するための回路８５（第８図参照）を含む。これ
は６より大きい黒ラインの場合を含み、且つ回路
８５は回路９４をイネーブルして、レジスタ８３
の後続の３つのビツトを検査しこれにより、これ
らのビツトが３つともゼロであるかどうか、すな
わちこの黒ラインが320より大きいかどうかを確
定する。加うるに、回路８５は、コードの３つの
最小桁ビツトに少なくとも１つのビツト＝１が存
在する場合ビツトA9＝０を発生し、あるいは上
記の３つのビツトがゼロに等しい場合ビツトA9
＝１を発生するように調整するべく作動する。ビ
ツトA9＝０は常にROM７８及び７９のアドレス
の10番目のビツトを構成する。しかしながら、ビ
ツトA9＝１は、回路９４がコードの３つの後続
ビツトの中に少なくとも１つの１を認識する場合
にのみ10番目のアドレスビツトを構成する。この
場合、黒ラインコードは、たとえ、３つの最小桁
ビツトを考慮に入れなくても適正に画定される。

しかしながら、回路９４がゼロに等しい３つの
後続ビツトを認識する場合は、回路９４は
NANDゲート９５に、13番目のビツト、すなわ
ち、本来ならば失なわれてしまうカウンタ８３に
よつて生成される512より大きい黒ラインのコー
ドの最大桁ビツトを生成し、これにより信号
A′９を出力する。斯かる最大桁ビツトを表わす
NANDゲート９５の出力はこの時点でメモリ７
８及び７９（第７図）の10番目のビツトとして用
いられ、これによつて、この場合、コードは完壁
に良好に画定された状態を保つ。

加うるに、論理回路８４は、７つの最小桁ビツ
トがゼロであるラインコード（黒と白に共通であ
り178を超えるMK）を認識してNANDゲート８
８の出力にメモリ７８及び７９（第７図参照）の
アドレスの信号Ａ１０＝１を発生する。論理回路
８４の回路８９（第８図参照）はコードEOLを
認識するように且つライン同期化信号Ｕを発生す
るように構成されている。回路８９はまた、後続
の要素ラインのコード化の型（１次元あるいは２
次元）に依存して符号化処理に付加的な最大桁ビ
ツトを認識する。回路８５，８７及び８９は、ゼ
ロになつている時のカウンタ８２から出る信号に
よつてイネーブルされ３つのゼロ又は７つのゼロ
を認識する。

停止回路９０は、回路８５，８７及び８９によ
つてORモード状に制御されて、カウンタ８２が
ゼロになつている時にメモリ７８及び７９（第６
図，７図参照）を読み出す期間中にレジスタ８３
にビツトの入力をブロツクするための信号SDを
発生する。

詳細に説明すると、信号SDはメモリ７８及び
７９の読み出しをイネーブルするための信号LM
を発生するタイミング回路すなわちタイマー９１
を制御して、読み出し時間に等しい期間の間にわ
たつてレジスタ８３の桁送りをブロツクする。タ
イマ９１はまた、データのアイテムがコードMK
（ビツトＴ＝０）を表わす時、ラツチ回路９２に
対して行なわれる、ROM７８によつて６つの出
力に供給されるラインの長さに関する負荷をイネ
ーブルするためのパルスCLを発生し、このパル
スCLが無い場合は、データのアイテムがコード
TC（ビツトＴ＝１）を表わす時に、カウンタ９３
に対して行なわれるラインの長さの負荷をイネー
ブルする。

回路９１からの信号LMはまた、ROM７９に
よつて与えられる長さコードの４つのビツトの
MUX−ラツチ８１に対する負荷とモードコード
の３つのビツトのデコーダ８０に対する負荷を同
時にイネーブルする。

カウンタ９３はまた、コードMKとコードTC
の長さを共に加うるべく回路９２によつて静止化
されるコードMKの長さを受け取る。カウンタ９
３は、減少モードにおいてゼロに達するまでに復
号化ビツトを発生するべく出力回路９６をイネー
ブルするように作動する。これにより回路９６
は、初期にカウンタ９３に含まれるデータの値に
等しいビツトの数を発生する。これらのビツトは
使用に供されるために、すなわちビデオユニツト
２１（第１図）あるいはプリンタ２２に送られ
る。

回路９６（第６図）からのビツトはまた、シフ
トレジスタ９７に送られ、ここから４つの群にな
つて、制御回路７４及び７６に並列に送られる。
これは、回路３３（第３図参照）に関して説明さ
れた方法と同様の方法で行なわれる。

デコーダ８０は、復号化モードに依存して出力
回路９６を制御する論理回路９８に接続される。
詳細に説明すると、回路９８はデコーダのラツチ
回路９９（第９図参照）を含み、且つ種々のモー
ドＰ，Ｈ，Ｖ（０），VL及びVRに対応する信号
を発生するべく作動する。回路１００は、モード
コードの継続に依存して、現在のラインの色及び
後続ラインの色を画定するべく作動する。回路１
００は信号Ｂ／Ｗを発生して回路８４及び回路９
６（第６図参照）を制御する。加うるに、回路９
８は、ラツチ回路９９によつて発生するモードＨ
コードが印加されて、モードＨによつて与えられ
る２つのラインを引続き発生するべく回路９６を
制御することができるカウンタ１０１（第９図参
照）を含む。更に、回路９８は、モードＨを除く
モードコードを認識して、モードコードの後続の
ラインのビツトを発生するための回路９６を条件
付ける時のラツチ回路９９によつてセツトできる
フリツプフロツプ１０２を含む。第６図に、接続
Ｂ／Ｗを除く、回路９８の回路９６との種々の接
続が多重バス１２４によつて示されている。

回路９８はまた、別の論理回路１０３（第６図
参照）に接続されている。論理回路１０３は参照
ラインのビツトの調整により、信号FMによつて
回路９８に、２次元符号化処理における現在のラ
インのビツトのデイスパツチの終了を合図するこ
とができる。従つて、信号FMにより回路９８の
フリツプフロツプ１０２（第９図参照）がリセツ
トされる。

参照ラインのビツトはメモリ７１及び７２に関
連した２つのバス制御回路７４及び７６の出力に
接続されたシフトレジスタ１０４（第６図参照）
から直列に供給される。なお、レジスタ１０４は
回路８９（第８図参照）からの信号Ｕによつてイ
ネーブルされ得る能力を有する。

詳細に説明すると、回路１０３は参照ラインの
色の転移を認識することにより信号ｂ１及びｂ２
を供給できるゲート回路１０５（第９図）、及び
ラツチ回路９９が信号FMを発生するためのモー
ドVLコード信号を発生する時にレジスタ１０４
から供給される参照ラインの転移ビツトのための
復号化回路１０６（第９図）を含む。第２復号化
回路１０７は、回路１０５から供給される基準ラ
インの信号ｂ１に依存して同じ信号FMを発生
し、且つラツチ回路９９から供給されるモード
VRを発生する。ANDゲート１０８はラツチ回
路９９はモードＶ（０）を供給し且つ参照ライン
の信号ｂ１が検証される時、同じ信号FMを発生
する。別のANDゲート１０９は、参照ラインか
ら信号ｂ２を受け取る時、ラツチ回路９９からモ
ードＰが供給されると信号FMを発生する。

符号化コードを構成するビツトはその最小桁ビ
ツトから始まつて、レジスタ８３（第６図）に直
列に達してメモリ７８及び７９（ROM）をアド
レス指定する。入力において、あるコードとその
後続のコードとの分離が行なわれないため、メモ
リ７８及び７９はビツトＡ０〜Ａ１０（第７図参
照）によつて連続的にアドレス指定される。個々
のコードの出力を認識するために、Huffmanコ
ードの特性が用いられる。これにより、一次元符
号化のコードに関して例えば相互の間で、二次元
符号化のコードに関して、例えば相互の間で、別
のコード最下位部分のコードではない。これによ
つて、メモリ７８および７９は不完全なコードを
認識することはできない。

簡略化するために、先ず、レジスタ８３に達し
た符号化コード（第６図参照）が１次元型である
と仮定する。コードの第１ビツトがレジスタ８３
の終端に達するまでレジスタ８３の桁送りが継続
される。この場合、後続コードの一部はレジスタ
８３の最大桁に入る。

この時点において、メモリ７８及び７９は、検
討中のコードの最小桁及び別のコードの開始点の
最大桁に構成される１組のビツトによつて識別さ
れる。後続のコードが何であつても、いかなる
Huffmanコードも同色を有するコードの最小桁
となり得ないという特徴により、メモリ７８及び
７９の一義的に画定される領域に関してアドレス
指定が実行される。この領域はその各８ビツトの
ワードの中に、現在のコードに関する情報を含
む。

各要素ラインの開始において、カウンタ８２
は、レジスタ８３の終端に、確実に白である画素
の最初のコードを保持すべく負荷されるのに対し
て、論理回路９８の回路１００（第９図参照）は
白色の状態にセツトされる。

従つて、回路９０（第８図参照）はレジスタ８
３（第６図参照）の桁送りをブロツクする信号
SDを自動的に供給し且つタイマー９１にROM７
８及び７９を読み出すための信号LMを発生さ
せ、これによりコードが即座に復号化される。詳
細に説明すると、ROM７８はコードを表わす復
号化されたビツトの数に関連したビツトＴ（第７
図参照）を供給する。この数は、出力回路９６に
回路１００（第９図参照）により示される色の等
しい数のビツトを発生せしめるカウンタ９３（第
６図）に負荷される。

同時に、ROM７９（第６図参照）は、MUX
−ラツチ８１に、アドレスによつて発生されるコ
ードの記録された長さを供給するのに対して、１
つの１次元コードが関与するモードコードが不在
する場合、デコーダ８０は全てのゼロを受け取り
且つ回路１００（第９図参照）をイネーブルし
て、１次元論理、すなわち、各ラインの後の信号
Ｂ／Ｗの反転に基づいて、信号Ｂ／Ｗを発生せし
める。MUX−ラツチ８１（第６図参照）は、論
理回路８４によつて、レジスタ８３をイネーブル
して、桁送りを再開せしめ、且つ用いられるコー
ドの最小桁ビツトをシフトアウトせしめるカウン
タ８２に負荷する。

コードが最初のラインに関して、任意の白ライ
ンを表わし、もしくは７より少ない黒ラインを表
わす時は、回路８５（第８図）は、その３つの最
小桁ビツトに少なくとも１つの１を認識すること
によりビツトA9＝０を発生する。これにより、
回路９０は、カウンタ８２がゼロに戻つた時に信
号SDを発生し、レジスタ８３（第６図参照）の
終端における最小桁ビツトに対するコードの桁送
りを停止せしめる。このコードはこの時点におい
て、別のコードTCあるいはコードMKのどちら
かによつて構成され得る。前者の場合、上記の方
法によつて相対的復号化が実行される。２番目の
場合、タイマー９１の制御のもとで、ラインの長
さがラツチ回路９２において静止化される。この
ラインの長さは、カウンタ９３において、TCで
ある後続のコードによつて表わされる長さに加え
られ、これにより回路９６はこの和に等しいビツ
ト数だけシフトアウトする。

コードが、３つの最小桁ビツトが３つのゼロで
あるラインを表わす場合、アドレスの10番目のビ
ツトはビツトA9＝１となる。しかしながら、回
路９４が別の３つのゼロを認識する場合は、アド
レスの10番目のビツトA′９はNANDゲート９５
において生成されるコードの13番目のビツトとな
る。

両方の場合共、ROM７８及び７９のアドレス
（第７７図参照）は、ビツトＡ９又はA′９の助け
により、常に正しく画定されるため、回路８１，
９２及び９３（第６図参照）は、斯かる方法で抽
出される圧縮コードによつて表わされる復号化デ
ータを、混乱することなく受け取る。白と黒に共
通のコードMKの場合、７つの最小桁ゼロのシー
ケンスを認識する回路８７（第８図参照）はこの
共通コードMKの領域におけるメモリ７８及び７
９のアドレス指定を可能にする信号A10＝１を生
成する。しかしながら、色は後続のコードTCに
よつて画定され且つ回路９６による２つのコード
MK及びTCに対応する復号化ビツトの生成を制
御する。１次元コード化が用いられる時は、回路
８９によつて認識される関連のライン終了コード
は、RAM７１及び７２に交互に登録される先行
復号化ライン参照ライン）の制御を除外する。

一般的に言つて、レジスタ８３に達するコード
は１次元型及び２次元型の両方であり得る。２番
目の場合、ラインの長さに関するコードはモード
コードに可変的にインターリーブされる。

この時点において、関連のライン終了コードの
制御のもとで、レジスタ１０４は漸次イネーブル
され、論理回路１０３に、メモリ７１及び７２の
一方にすでに登録されている復号化基準ラインを
送る。レジスタ８３がモードコードをアドレス指
定すると、ROM７８はいかなる出力も生成しな
いのに対して、ROM７９はデコーダ８０に、ラ
ツチ回路９９（第９図参照）によつて静止化され
るコードに対応するモードを画定する３つのビツ
トを負荷する。ROM７９はまた、MUX−ラツ
チ８１（第６図参照）に読み出されたコードの長
さを負荷し、これによりレジスタ８３からの排除
を予めセツトする。この場合、回路１００（第９
図参照）は、２次元コードによつて規定されるよ
うに、モードコードに依存して後続のラインの色
を画定する。

復号化モードと参照ラインの比較によつて、回
路９８は出力回路９６のための命令を発生する。
詳細に説明すると、ラツチ回路９９がモードＨを
静止化した場合は、回路９９は、回路１００から
の信号Ｂ／Ｗに結びついて、出力回路９６を調整
して、ラインａ０ａ１及びａ１ａ２（第２図のｂ
参照）を表わす後続の２つのコードによつて与え
られるパルスを生成するべくカウンタ１０１をセ
ツトする。しかしながら、ラツチ回路９９（第９
図参照）がモードＰを静止化した場合は、回路１
０５がｂ２を発生すると、ANDゲート１０９は、
フリツプフロツプ１０２を調整して回路９６から
の復号化ビツトの発生を停止せしめる信号FMを
出力し、これによりラインａ０a′０（第２ａ図参
照）を画定する。

ラツチ９９（第９図参照）が３つのモードVR
の１つを静止化する場合は、回路９９がフリツプ
フロツプ１０２をセツトすると、ラツチ９９は復
号化ビツトの放出を開始せしめるのに対し、回路
１０５が信号ｂ１を発生すると、回路１０７は、
フリツプフロツプ１０２をリセツトする信号FM
の発生を行ない、これにより回路９６による復号
化ビツトの発生を対応的に停止する。同様にし
て、ラツチ９９がモードＶ（０）を静止化する場
合、ANDゲート１０８は即座に信号FMを発生
し、これによりビツトの発生を停止する。更に、
ラツチ９９がモードVLの１つを静止化する場合
は、フリツプフロツプ１０２は即座にセツトさ
れ、これにより復号化ビツトの発生を開始する。
次に回路１０６はクロツクパルスの対応数の後に
信号FMを発生してフリツプフロツプをリセツト
し且つ回路９６によるビツトの発生を停止する。
先行する記述から明らかなように、符号化モード
と復号化モードの両方のモードにおいて、各コー
ドは単一ROMアクセスを有するため、関連する
デコード化動作が最大速度にて行なわれる。更に
明らかなように、符号化モードにおいて、３つの
ラインが同時に処理される。なお、この場合、１
つはラツチ６１（第３図参照）中に存在し、１つ
はレジスタ３７から発生し、さらに３番目はその
ビツトがカウンタ３６に計数されているラインで
ある。

更に、明らかなように、復号化モードにおい
て、２つの１次元コードが異なつた相にあつても
同時に処理される。最初のコードはそのコード化
がカウンタ（第６図参照）に負荷されたコードで
あり、２番目のコードはROM７８及び７９をア
ドレス指定しているコードである。この２つの相
は対称的であり、その一方は特定のコード
（EOL、ゼロラインの長さ）の場合、省略できる
ため、これらは更に迅速に処理される。２次元コ
ードの場合、カウンタ９３によつてビツトの発生
に作用する制御は回路９８の制御に取つて代えら
れ得るのに対し、回路１０３は前のラインのコー
ドからの復号を同時に処理する。

中間調の処理 周知の如く、イメージのデジタル処理におい
て、中間調すなわち灰色は適当なマトリツクスに
基づいて、黒画素及び白画素の交代数列として記
憶される。第１０図は、1∧の場合、黒が25％で
あり5∧の場合黒が75％となる範囲の1∧−5∧に
よつて示す５度の灰色を例示するものである。こ
の図から、種々の度合の灰色が完全な白ライン、
完全な黒ライン、及び白画素と黒画素の継続によ
つて構成されるラインの組合せによつて表わされ
ていることが容易に分かる。

本発明によると、例えばあるラインと後続のラ
インとを区別するように黒画素間を区別するため
に、２連のコードが区別される。すなわち、１方
のコードを、これ以下灰白（GW）と呼ぶ白画素
から始まる継続によつて表わすのに対し、他方の
コードは、これ以下灰黒（GB）と呼ぶ黒画素か
ら始まる継続によつて表わす。（第１１図）。各コ
ードの連続は常に等数の画素によつて表わされる
長さすなわちラインを有する。

上記の型の灰色GW及びGBのラインはそれぞ
れラインＷ及びラインＢと一対になり、これによ
りラインＷ及びラインＢに対するHuffmanコー
ドに類似する２組の終了コードTCを構成するの
に対し、この２つの灰色のコードMKの場合、そ
れぞれＷ及びＢに対して同じコードが用いられ得
るため、コードTCにこの２つの場合を区別させ
ることができる。Ｂ／Ｗの場合のように、２つの
灰色を導入しても色の自動交番即ち交替はなされ
ない。実際は、この交番の状況は第２表から確か
められる。

第２表 １ 白−GB−白 ２ 白−GB−黒 ３ 黒−GW−白 ４ 黒−GW−黒 ５ 黒−GW−GB ６ 白−GB−GW 第２表に示す各場合における２つの交番のう
ち、最初の交番は常にある色の画素から反対色の
画素への転移即ち遷移を示す。２の場合と３の場
合の第２の交番において、灰色からの転移が後続
のラインの同色の画素の後に行なわれる。ビツト
が全ての灰色コードにコード化される符号化処理
において、後続ラインの色を選択できるようにす
るために、このビツトをTAG（第７図参照）と呼
ぶことにする。このTAGは後続のラインがＢ又
はGBの場合１であり、後続のラインがＷ又は
GWである場合は０となる。２つの型の灰色に対
して予め選択されたコードTCは第１２図に示さ
れている。図ではTAGがＴで示されている。こ
れらのコードはHuffmanコードの特徴を発揮し
ているため、あるコードのどの最小桁も別のコー
ドと等しくなることがない。第１２図のコードを
白及び黒に対するコードTCと互換性を持たせる
ため、１〜１７及び６３の白ラインに対する標準
Huffmanコード及び１，８，９及び１４の黒ラ
インに対する標準Huffmanコードにわずかでは
あるが修正が行なわれた。灰色の処理を含むこれ
らのコードに従うコード化はこれ以下「非標準コ
ード化」と呼ぶ。これに対し、本明細書の前の記
述において述べられた、提案されたCClTT基準
に基づいて行なわれる白画素と黒画素だけのコー
ド化は「標準コード化」と呼ぶ。

灰色を処理するために、符号化モジユール１６
は、ROM６３及び６４に類似するが、白ライン
及び黒ライン並びに灰色ラインに対して示す第１
２図のコードGW及びGBに関して前に指示され
たように修正されたコードTC及びMKを保持す
る２つのROM６３′及び６４′（第３図）を含
む。同様にして、復号化モジユール２３におい
て、ROM７５の群は、ROM７８及び７９に類
似するが、ROM６３′及び６４′のコードの復号
結果を保持する２つのROM７８′及び７９′（第
６図参照）を含む。実際、符号化処理は、各々が
2Kバイトの容量を有する２つのROM６３，６
３′並びに６４，６４′のみを用いるのに対し、復
号化処理は、各々が4Kバイトの容量を有する２
つのROM７８，７８′並びに７９，７９′のみを
用いる。各メモリ６３，６３′，６４，６４′，７
８，７８′並びに７９，７９′の２つの部分は自由
アドレス入力及び自由出力によつてそれぞれ区別
される。

符号化処理において、上記の自由入力は、入力
Ｂ／Ｗと共に、第３表に基づいて全てのあり得る
場合の区別を満たす灰色アドレスコードADG（第
５図）を受け取る。

第３表 ADG Ｗ／Ｂ コード ０ ０ 白 ０ １ 黒 １ ０ GW １ １ GB 更に、灰色ラインが本質的に均等な長さを有す
ることをふまえると、アドレスすなわち、ラツチ
６１（第３図参照）に静止化された２進数字の最
小桁ビツトは一定であり、且つ抑圧され得る。次
に、この最小桁ビツトはROM６３，６３′及び
６４，６４′の出力において、回路６８のレジス
タ６７に導入されるTAGビツトと置換される。

更に、全ての色転移の認識を可能にするため
に、符号化モジユールの論理回路３５は、白から
黒への転移及びこの逆の転移を認識することによ
り、前に標準コード化に関して述べた信号Ｗ又は
Ｂを発生できる論理ゲート回路１１２（第１３図
参照）を含む。これらの信号によつて、時々、現
在のラインの色Ｗ又はＢを記憶する第１フリツプ
フロツプ１１３の制御が行なわれる。回路３５は
更に、灰色ラインを認識するための論理ゲート回
路１１４を含む。論理ゲート回路１１４は回路３
３（第３図参照）によつて制御され、且つ非標準
コード化選択命令１１６によつて制御される。

回路１１４からの信号によつて制御されるフリ
ツプフロツプ１１７は、現在のラインが灰色のラ
インであるかどうかを時々記憶する。回路３５の
第３論理ゲート回路１１８は回路１１２によつて
条件付けされ後続のラインの白色又は黒色を供給
する。この色はフリツプフロツプ１１９に記憶さ
れる。論理回路１１８はまた回路１１４によつて
条件付けされ別のフリツプフロツプ１２０に記憶
される後続のラインの灰色を供給する。

この時点で、回路５９によつて実行される
ROMアドレスの形成には、フリツプフロツプ１
１３及び１１７によつて与えられるライン色ビツ
ト並びに２つのフリツプフロツプ１１３及び１１
７によつて制御される回路１２１によつて与えら
れるTAGビツトが加えられる。２次元符号化に
おいて、命令１１６は、この時点で、圧色が
MUX５４（第４図）に存在する毎にモードＨが
生成されるべく、且つ灰色に関する交番01及び10
に対して検証され得る転移ｂ１及びｂ２は無視す
るように回路４１（第３図）を条件付けし、これ
により、灰色により発生される参照ラインの相関
関係を無くすることができる。従つて明らかとな
るように、灰色ラインは実質的に、同色の画素の
ラインについて存在し得るモジユール１６（第１
図参照）によつて符号化される。

復号化処理において、ROM７８，７８′（第
７図参照）はその１つの出力Ｇに情報ADGを発
生し、これに対し、ROM７９，７９′は別の出
力に後続のコードのアドレス指定を行なうTAG
を発生する。加うるに、回路８５（第８図参照）
は黒ラインに関する標準状態と同じようにGBの
３つの最小桁を認識し且つレジスタ８３（第６図
参照）の３ビツト分の桁送りを行なうことによ
り、読み出し専用メモリのアドレスの10番目のビ
ツトＡ９を発生する。回路８４は更に、命令１１
６によつて活性化され得る論理ゲート１２３を含
み、これにより、カウンタ８２がゼロの時、コー
ドGW（第１２図）の３つの最小桁ビツトが１で
あるかどうかを認識する。１である場合は、回路
１２３は読み出し専用メモリのアドレスの10番目
のビツトを構成するビツトA″9＝１を生成する。
このビツトA″９は回路９０に作用して、信号SD
を生成せしめ、これによりレジスタ８３（第６図
参照）はさらに３ビツト分だけ桁送りされるた
め、上記の３つのビツト＝１を抑制することがで
きる。

更に、メモリ７８〜７８′並びに７９〜７９′の
信号Ｇ及びTAGの制御のもとで、回路１００
（第９図参照）は４色を認識する能力を有する。
回路１００は２つの灰色を認識すると、JK−フ
リツプフロツプ１２２によつて構成される回路を
調整して出力回路９６（第６図参照）に対する黒
及び白の命令を交番させ、これにより、中間調
が、単一色のラインの場合に起り得るように、モ
ジユール２３（第１図参照）によつて復号化され
る。

フアクシミリ回線上のイメージの伝送 CCITT標準Ｇ３は２次元コード化を任意選択
として規定しており、灰色のコード化については
規定していない。フアクシミリ回線上の伝送の場
合、受信ステーシヨン側の装置が２次元コード化
及び／又は灰色コード化機能を具備していない場
合は、送信側の装置も同じくこれらの機能を具備
してはならない。他方、２次元コード化は１次元
コード化よりも良好に符号化圧縮され、且つ灰色
のコード化によつて更に完全な情報が中間調を印
刷したり表示したりするコーザ装置に与えられる
ため、ユニツト１５によつて読み出される文書が
集積されて記憶される時はいつでも、メモリ１７
の占有度が少ない更に完全な情報を記録すること
は有用となる。

標準１次元伝送又は２次元伝送あるいは中間調
の集積記憶の場合の文書の単一走査を実行するた
めに、回路１２２（第９図参照）を１次元伝送の
命令HCによつてデイスエーブルできるため、灰
色調のマトリツクス中に存在する白／黒交番は完
全に白が又は黒であるラインによつて置換えられ
る。詳細には、コードGWは白ラインを発生し、
コードGBは黒ラインを発生する。

更に、命令HCはモジユール１７，２３，１６
及び１８（第１図参照）に関するチエーン接続を
予め処理することができる。詳細に説明すると、
命令HCはモジユール２３の回路９６（第６図参
照）を２つのインターフエースユニツト２０（第
１図参照）及び接続ケーブル２５によつて、モジ
ユール１６の回路３３（第３図参照）に接続させ
る。

１次元コードを有するフアクシミリ回線で伝送
するには、先ず、走査、関連の非標準２次元符号
化及びメモリ１７に文書を集積記憶するための命
令を生成する。次に、命令HCによつて、伝送が
指示される。この伝送はメモリ１７の集積部との
以下の実時間作動により行なわれる。すなわち、
(1)中間調を有するイメージのモジユール２３の
白／黒イメージへの変換による復号化、(2)モジユ
ール１６における１次元符号化、及び(3)フアクシ
ミリ回線１９での伝送の場合のモデム１８へのデ
イスパツチである。

【図面の簡単な説明】

第１図は本発明に係るデジタル情報符号化／復
号化装置を示す図、第２図は２次元コーデイング
の説明図、第３図は本装置の符号化モジユールの
ブロツク図、第４図は第３図に示す幾つかのブロ
ツクの詳細図、第５図は符号化モジユールの
ROMのアドレスを示す図、第６図は本装置の符
号化モジユールのブロツク図、第７図は符号化モ
ジユールのROMのアドレスを示す図、第８図及
び第９図は第６図に示す幾つかのブロツクの２つ
の詳細図、第１０図は中間調の幾つかの程度を表
わす図、第１１図は２つの型の中間調の連続を示
す図、第１２図は第１１図に示す２つの型の中間
調の連続のコーデイングを示す図、第１３図は中
間調をコード化するための第３図に示すモジユー
ルの詳細図。 １６……符号化モジユール、１７……集積記憶
メモリ、１８……イメージ伝送ユニツト、２３…
…復号化モジユール、２６，２７，７１，７２…
…一時記憶手段、６２……第１読み出し専用メモ
リ、７３……シフトレジスタ、７５……第２読み
出し専用メモリ、８４……論理手段、Ａ０〜Ａ１
０……アドレス入力。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも２つの基本色と中間調色とを指示
   するため、デジタルイメージ情報を符号化及び復
   号化する方法であつて、 個別のラン・レングス・コードが、ラインの画
   素のラン・レングスを表すため形成され、 前記ラインの画素のランは、前記２つの基本色
   の一方又は他方、あるいは前記２つの基本色の画
   素の交替により形成される前記中間調色との全て
   である方法において、 一方の基本色の画素により始まる第１の中間調
   色ランと、他方の基本色の画素により始まる第２
   の中間調色ランとが、前記中間調色のイメージの
   鮮明度を向上するため別々に符号化されることを
   特徴とする方法。 ２ 特許請求の範囲第１項に記載の方法におい
   て、前記中間調色ランの双方が、偶数の画素によ
   り与えられるレングスであり、 前記第１及び第２の中間調色ランのラン・レン
   グス・コードは、前記２つの基本色の１つにより
   後続の画素が前記ラインにおいて始まる前記２つ
   の基本色の前記１つを指示するTAGビツトによ
   り終了することを特徴とする方法。 ３ 特許請求の範囲第１項又は第２項に記載の方
   法において、前記の第１及び第２の中間調レング
   ス・ランが、修正されたホフマン型のコードによ
   り体系化されていることを特徴とする方法。 ４ 特許請求の範囲第３項に記載の方法におい
   て、画素の後続のラインにおける中間調ランが、
   前記の第１の中間調ランの符号化と前記の第２の
   中間調ランとに応じて交替的に符号化され、その
   ため画素の各列が前記２つの基本色の画素の交替
   により表されることを特徴とする方法。 ５ 少なくとも２つの個別の基本色と、前記２つ
   の基本色の画素の交替により表される中間調色と
   の画素のランを指示するデジタル情報を符号化及
   び復号化する装置において、 イメージのラインの画素を順次走査するスキヤ
   ナ１５と、 該走査された画素の色を認識する色認識回路３
   ５と、 前記スキヤナと前記色認識回路とにより制御さ
   れ、複数の色の各々の画素のランを個別に符号化
   する符号化回路３６，５９，６１，６２と、 前記の走査された中間調色を認識する中間調認
   識回路３５，１１４と、 前記の符号化された画素のランを記憶する読出
   し専用メモリ６２と、 前記色認識回路３５と前記スキヤナとにより制
   御され、一方の基本色により始まる第１の中間調
   ランと、他方の基本色により始まる第２の中間調
   ランとの色の遷移を規定する遷移規定回路３８と
   を設け、 前記符号化回路はまた、前記色認識回路と中間
   調アドレス・コード（ADG）とにより条件付け
   され、前記メモリに２つの基本色のラン・コード
   と２つの中間調色のラン・コードとを別々に記憶
   することを特徴とする装置。 ６ 特許請求の範囲第５項に記載の装置におい
   て、 前記符号化回路３６，５９，６１，６２は、前
   記色認識回路３５と前記遷移規定回路３８とによ
   り制御され、前記読出し専用メモリをアドレス指
   定するアドレス形成回路５９，６１を含み、 前記符号回路はまた、 前記読出し専用メモリにおいてアドレス指定さ
   れたラン・レングス・コードを一時的に記憶する
   出力レジスタ６７と、 中間調ランに続くランの色を認識して、前記の
   後続のランの初めの画素の色に応じて、前記出力
   レジスタにおける前記中間調ラン・レングス・コ
   ードの最下位ビツトを追加のビツト（TAG）に
   置換する回路手段３５，１１２，１１８，１２１
   とを有することを特徴とする装置。 ７ 特許請求の範囲第６項に記載の装置におい
   て、前記出力レジスタから受け取られたラン・レ
   ングス・コードを復号化する復号化回路８３，７
   ５を設け、 前記復号化回路は、 ２つの基本色ランのみの復号化されたラン・レ
   ングス・コードを保持する第１の部分７８，７９
   と、前記２つの基本色ランの符号化されたラン・
   レングス・コードと２つの中間調ランの符号化さ
   れたラン・レングス・コードとを保持する第２の
   部分７８′，７９′とにより形成される第２の読出
   し専用メモリ７５を含み、 前記２つの部分は、前記追加のビツトと前記中
   間調アドレス・コードとの双方に応答する入力論
   理回路８４により選択的にアドレス指定されるこ
   とを特徴とする装置。 ８ 特許請求の範囲第７項に記載の装置におい
   て、前記の第１のメモリ６２は、ランの２つのタ
   イプのみのラン・レングス・コードの符号化を実
   行する一つの部分６２，６３と、ランの４つの異
   なるタイプのラン・レングス・コードを符号化す
   る別の部分６３′，６４′とを有し、 前記第２のメモリ７５はまた、２つのセクシヨ
   ン７８，７９を有し、、該２つのセクシヨンの一
   方のセクシヨンは、ランの２つのタイプのみの復
   号化を実行し、 前記２つのセクシヨンの他方のセクシヨンは、
   ランの４つの異なるタイプのラン・レングス・コ
   ードの復号化を実行し、 前記メモリの各前記部分及び各前記セクシヨン
   は、前記第１のメモリの自由アドレス入力Ａ１０
   に供給され、又は前記第２のメモリの自由アドレ
   ス出力Ｇから供給される、グレイ・アドレス・コ
   ード（ADG）により弁別されることを特徴とす
   る装置。