JPH0576776B2 - - Google Patents
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- Publication number
- JPH0576776B2 JPH0576776B2 JP59027619A JP2761984A JPH0576776B2 JP H0576776 B2 JPH0576776 B2 JP H0576776B2 JP 59027619 A JP59027619 A JP 59027619A JP 2761984 A JP2761984 A JP 2761984A JP H0576776 B2 JPH0576776 B2 JP H0576776B2
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- JP
- Japan
- Prior art keywords
- inverters
- integrated circuit
- manufacturing process
- semiconductor device
- semiconductor
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明はMOS集積回路半導体装置の製造工程
をチエツクするための製造工程管理用半導体装置
に関するものである。
をチエツクするための製造工程管理用半導体装置
に関するものである。
＜従来技術＞
半導体装置の製造工程、特に半導体基板に拡
散、エツチング等の処理を施こし、更に配線を形
成してMOS集積回路からなる半導体ウエハーを
製造する前半工程を管理することは、歩留りに大
きく影響し、コストと品質に最も大きな影響を及
ぼす。そのため半導体装置の製造にあたつては、
工程を適切に管理して歩留りを向上させるため
に、不良が生じた半導体チツプに対して不良原因
を解析する作業が行われている。この解析作業チ
ツプ全体に渡つて全域に顕微鏡を用いて目視検査
する方法によつて行われており、多くの時間を費
しているのが実状である。しかし目視検査を行つ
たとしても判別できない欠陥もあり、また電気的
動作不良箇所と目視検査異常箇所との対応が取れ
ない場合がしばしばある。
散、エツチング等の処理を施こし、更に配線を形
成してMOS集積回路からなる半導体ウエハーを
製造する前半工程を管理することは、歩留りに大
きく影響し、コストと品質に最も大きな影響を及
ぼす。そのため半導体装置の製造にあたつては、
工程を適切に管理して歩留りを向上させるため
に、不良が生じた半導体チツプに対して不良原因
を解析する作業が行われている。この解析作業チ
ツプ全体に渡つて全域に顕微鏡を用いて目視検査
する方法によつて行われており、多くの時間を費
しているのが実状である。しかし目視検査を行つ
たとしても判別できない欠陥もあり、また電気的
動作不良箇所と目視検査異常箇所との対応が取れ
ない場合がしばしばある。
＜発明の目的＞
本発明はMOS集積回路半導体装置製造時の工
程管理における問題点に鑑みなされたもので、工
程管理に供するために特有の半導体チツプを作製
し、不良原因を解析し易く、短時間のうちに電気
的動作不良箇所を確実に検出して製造工程の管理
に反映させ得る製造工程管理用半導体装置を提供
する。
程管理における問題点に鑑みなされたもので、工
程管理に供するために特有の半導体チツプを作製
し、不良原因を解析し易く、短時間のうちに電気
的動作不良箇所を確実に検出して製造工程の管理
に反映させ得る製造工程管理用半導体装置を提供
する。
＜実施例＞
CMOS集積回路を製造する工程に適用する場
合の実施例を挙げて説明する。半導体基板１に形
成された入力端子２に互いに直列接続された複数
のインバータI1，I2…I2nを接続して形成する。尚
初段のインバータI1と入力端子２間には保護抵抗
３が挿入され、またインバータI1の入力端と電源
電圧間に保護ダイオード４，５が挿入されてい
る。
合の実施例を挙げて説明する。半導体基板１に形
成された入力端子２に互いに直列接続された複数
のインバータI1，I2…I2nを接続して形成する。尚
初段のインバータI1と入力端子２間には保護抵抗
３が挿入され、またインバータI1の入力端と電源
電圧間に保護ダイオード４，５が挿入されてい
る。
上記インバータI1，I2…I2nは２個のインバータ
を単位セル６1，６2，…６ｍとして、第ｋ個目
（例えばｋ＝10）の単位セル6kの出力端と（ｋ＋
１）個目のセル入力端間に入力と並列に出力バツ
フア７1を介して出力端子８1を形成する。ｋ個の
単位セル毎に同様に出力端子８2，８3…を設け、
最終セル6mの出力端に出力端子８ｉを形成する。
を単位セル６1，６2，…６ｍとして、第ｋ個目
（例えばｋ＝10）の単位セル6kの出力端と（ｋ＋
１）個目のセル入力端間に入力と並列に出力バツ
フア７1を介して出力端子８1を形成する。ｋ個の
単位セル毎に同様に出力端子８2，８3…を設け、
最終セル6mの出力端に出力端子８ｉを形成する。
上記各段のインバータI1〜I2nはいずれも第２
図に示す如くCMOSトランジスタで構成されて
いる。ＰチヤネルMOSトランジスタ９とＮチヤ
ネルMOSトランジスタ１０が電源ライン間に接
続されている。同図において太実線で示す入出力
ライン１１、両トランジスタ接続部１２及び各ト
ランジスタと電源ラインとの接続部１３はAl配
線によつて形成されるが、該Al配線１１〜１３
は回路をチエツクする過程で夫々の箇所の切断が
周辺回路に影響することなく実行可能なように、
例えば該当部分の下地酸化膜を平坦化が図られ、
しかも他の配線との間隔も充分にとられている。
隣接するインバータ間にはプロービングのための
ミニパツト１４が同様にAlによつて形成されて
いる。上記工程管理チツプは、セル数百個又は数
千個を１チツプとし、ツエツクされるべき集積回
路と同程度の集積度に構成することが望ましい。
図に示す如くCMOSトランジスタで構成されて
いる。ＰチヤネルMOSトランジスタ９とＮチヤ
ネルMOSトランジスタ１０が電源ライン間に接
続されている。同図において太実線で示す入出力
ライン１１、両トランジスタ接続部１２及び各ト
ランジスタと電源ラインとの接続部１３はAl配
線によつて形成されるが、該Al配線１１〜１３
は回路をチエツクする過程で夫々の箇所の切断が
周辺回路に影響することなく実行可能なように、
例えば該当部分の下地酸化膜を平坦化が図られ、
しかも他の配線との間隔も充分にとられている。
隣接するインバータ間にはプロービングのための
ミニパツト１４が同様にAlによつて形成されて
いる。上記工程管理チツプは、セル数百個又は数
千個を１チツプとし、ツエツクされるべき集積回
路と同程度の集積度に構成することが望ましい。
ここで上記インバータ回路からなる集積回路を
製造する工程は、CPU、各種メモリ等のチエツ
クされるべきMOS集積回路を製造すウエハ前半
工程と同じ条件で製造される。即ち拡散、エツチ
ング、絶縁膜の形成、配線の形成等の条件を、チ
エツクされるべき工程と同じ条件によつて形成さ
れる。従つて上記工程を経て製造された半導体チ
ツプを解析することにより製造工程の不良原因を
解析することができる。
製造する工程は、CPU、各種メモリ等のチエツ
クされるべきMOS集積回路を製造すウエハ前半
工程と同じ条件で製造される。即ち拡散、エツチ
ング、絶縁膜の形成、配線の形成等の条件を、チ
エツクされるべき工程と同じ条件によつて形成さ
れる。従つて上記工程を経て製造された半導体チ
ツプを解析することにより製造工程の不良原因を
解析することができる。
上記構成のチツプに対して、ウエハテストは入
力端子２に矩形波信号を入力し、この入力信号の
反転信号が最終出力端子８ｉから出力されるか否
かを検出し、この出力信号が検出されれば良品チ
ツプと判別し得る。一方不良チツプについては以
下のようにして原因を解析が実行される。
力端子２に矩形波信号を入力し、この入力信号の
反転信号が最終出力端子８ｉから出力されるか否
かを検出し、この出力信号が検出されれば良品チ
ツプと判別し得る。一方不良チツプについては以
下のようにして原因を解析が実行される。
即ち与えられた矩形波入力信号ち対して、途中
段に設けた出力端子８1〜８ｉを用いて、どこの
段階で誤動作しているかをテストする。次に各イ
ンバータ毎に設けたミニパツド１４の用いてどの
セルで誤動作しているか、更にはセル内の２つの
インバータのどちらで誤動作が生じていかをテス
トする。上記電気的なテストのみならず目視検査
し、特に誤動作しているインバータを観察するこ
とが望ますい。上記テスト結果から不良原因を解
析するが、不良原因が判明しない場合には、Al
配線１１，１２，１３の切断等の処理により素子
を分離し、電気的特性の異常を調査する。更には
化学処理、SEM等を用いた詳細な解析を行つて
不良原因を究明する。上記工程管理用チツプの解
析結果に基づいで製造工程が管理され、MOS集
積回路半導体装置が製造される。
段に設けた出力端子８1〜８ｉを用いて、どこの
段階で誤動作しているかをテストする。次に各イ
ンバータ毎に設けたミニパツド１４の用いてどの
セルで誤動作しているか、更にはセル内の２つの
インバータのどちらで誤動作が生じていかをテス
トする。上記電気的なテストのみならず目視検査
し、特に誤動作しているインバータを観察するこ
とが望ますい。上記テスト結果から不良原因を解
析するが、不良原因が判明しない場合には、Al
配線１１，１２，１３の切断等の処理により素子
を分離し、電気的特性の異常を調査する。更には
化学処理、SEM等を用いた詳細な解析を行つて
不良原因を究明する。上記工程管理用チツプの解
析結果に基づいで製造工程が管理され、MOS集
積回路半導体装置が製造される。
＜効果＞
以上本発明によれば、電気的特性のテストが容
易な回路構成をもつ集積回路を用いて製造工程を
管理するため、異常箇所の検出操作が簡単になり
また回路配線の切断を容易にしていため異常箇所
までの追跡が容易になり、不良原因の解析時間を
短縮化すると共に、制度を高めMOS集積回路の
製造工程の管理をし易くすることができる。
易な回路構成をもつ集積回路を用いて製造工程を
管理するため、異常箇所の検出操作が簡単になり
また回路配線の切断を容易にしていため異常箇所
までの追跡が容易になり、不良原因の解析時間を
短縮化すると共に、制度を高めMOS集積回路の
製造工程の管理をし易くすることができる。
第１図は本発明による一実施例の電気回路ブロ
ツク図、第２図は同実施例の要部回路図である。 １：半導体基板、２：入力端子、６1〜６ｍ：
インバータセル、８1〜８ｉ：出力端子、I1〜
I2n：インバータ、１１，１２，１３：Al配線、
１４：ミニパツド。
ツク図、第２図は同実施例の要部回路図である。 １：半導体基板、２：入力端子、６1〜６ｍ：
インバータセル、８1〜８ｉ：出力端子、I1〜
I2n：インバータ、１１，１２，１３：Al配線、
１４：ミニパツド。
Claims (1)
- １ 所定のウエハプロセスを経て製造される集積
回路の上記プロセスチエツク専用集積回路であつ
て、半導体基板上の入出力端子間に複数のインバ
ータを直列に接続すると共に、途中段のインバー
タからテスト用パツドを導出し、上記インバータ
を相互に接続する配線を切断し得るに充分なスペ
ースをもつて形成してなり、上記プロセスと同一
のプロセスを経て製造されることを特徴とする製
造工程管理用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027619A JPS60170955A (ja) | 1984-02-15 | 1984-02-15 | 製造工程管理用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027619A JPS60170955A (ja) | 1984-02-15 | 1984-02-15 | 製造工程管理用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170955A JPS60170955A (ja) | 1985-09-04 |
| JPH0576776B2 true JPH0576776B2 (ja) | 1993-10-25 |
Family
ID=12225958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027619A Granted JPS60170955A (ja) | 1984-02-15 | 1984-02-15 | 製造工程管理用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170955A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102301249A (zh) | 2009-03-11 | 2011-12-28 | 夏普株式会社 | 电子电路、电子装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832490A (ja) * | 1971-09-01 | 1973-04-28 | ||
| JPS57133644A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1984
- 1984-02-15 JP JP59027619A patent/JPS60170955A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170955A (ja) | 1985-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |