JPH0577175B2 - - Google Patents
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- JPH0577175B2 JPH0577175B2 JP60137653A JP13765385A JPH0577175B2 JP H0577175 B2 JPH0577175 B2 JP H0577175B2 JP 60137653 A JP60137653 A JP 60137653A JP 13765385 A JP13765385 A JP 13765385A JP H0577175 B2 JPH0577175 B2 JP H0577175B2
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- JP
- Japan
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- layer
- metal
- tungsten
- source
- forming
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
- H10W20/4437—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being a transition metal
- H10W20/4441—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being a transition metal the principal metal being a refractory metal
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/665—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置とその製造方法、更に具
体的に云えば、MOS集積回路とその製造方法に
関する。
体的に云えば、MOS集積回路とその製造方法に
関する。
高密度のダイナミツクRAM等のMOS VLSI装
置を製造する時、従来使われてた多結晶シリコン
の抵抗値の為に金属ゲート及び相互接続部を使う
ことが必要になつた。ゲート、導体等の幅がミク
ロンオーダーにまで細くなり、段のカバーの問題
を避ける為に厚さも薄くすると、ポリシリコンの
代りに金属を使うことが絶対条件になる。ゲー
ト、接点及び相互接続を行なうために１種類の金
属を使用するかどうかは、いろいろな因数の兼合
いで決る。この為、多重金属層糸が開発された。
然し、接触抵抗値、酸化物に対する接着力、プロ
セスの両立性の欠如、原子の移動の問題並びにそ
の他の因子等の欠点の為に、従来の系の効用が制
限されていた。
置を製造する時、従来使われてた多結晶シリコン
の抵抗値の為に金属ゲート及び相互接続部を使う
ことが必要になつた。ゲート、導体等の幅がミク
ロンオーダーにまで細くなり、段のカバーの問題
を避ける為に厚さも薄くすると、ポリシリコンの
代りに金属を使うことが絶対条件になる。ゲー
ト、接点及び相互接続を行なうために１種類の金
属を使用するかどうかは、いろいろな因数の兼合
いで決る。この為、多重金属層糸が開発された。
然し、接触抵抗値、酸化物に対する接着力、プロ
セスの両立性の欠如、原子の移動の問題並びにそ
の他の因子等の欠点の為に、従来の系の効用が制
限されていた。
この発明の第１の観点では、金属ゲートMOS
VLSI、及び高密度のメモリ・セル・アレー等の
MOS集積回路を製造する方法が提供される。本
発明の別の観点では、非常に密度の高いメモリ・
アレーに使うことが出来る様な改良された接点及
び相互接続装置と金属ゲート・トランジスタ構造
が提供される。本発明の別の観点では、接触抵抗
並びにシート抵抗が小さく、接着力がよく、原子
の移動抵抗がよく、プロセス及び材料の複雑さが
ごく少なくなるメタライズ方式が提供される。
VLSI、及び高密度のメモリ・セル・アレー等の
MOS集積回路を製造する方法が提供される。本
発明の別の観点では、非常に密度の高いメモリ・
アレーに使うことが出来る様な改良された接点及
び相互接続装置と金属ゲート・トランジスタ構造
が提供される。本発明の別の観点では、接触抵抗
並びにシート抵抗が小さく、接着力がよく、原子
の移動抵抗がよく、プロセス及び材料の複雑さが
ごく少なくなるメタライズ方式が提供される。
この発明では、MOS VLSI装置に対する金属
ゲート及び接点／相互接続装置に対する簡単化さ
れたプロセスでは、タングステンだけの厚い層を
含むゲートに対する無反応金属構造が採用され、
応力及び接着力がデポジヨシヨン条件によつて制
御される。金属ゲートが、ソース／ドレイン領域
に対する金属被覆作業の間、側壁酸化物のスペー
サを受ける。ソース／ドレイン領域に対する接点
は、モリブデン／タングステンの積重ねと金の上
側層とを含む。
ゲート及び接点／相互接続装置に対する簡単化さ
れたプロセスでは、タングステンだけの厚い層を
含むゲートに対する無反応金属構造が採用され、
応力及び接着力がデポジヨシヨン条件によつて制
御される。金属ゲートが、ソース／ドレイン領域
に対する金属被覆作業の間、側壁酸化物のスペー
サを受ける。ソース／ドレイン領域に対する接点
は、モリブデン／タングステンの積重ねと金の上
側層とを含む。
この発明に特有と考えられる新規な特徴は特許
請求の範囲に記載してあるが、この発明自体並び
にその他の特徴及び利点は、以下図面について詳
しく説明する所から、最もよく理解されよう。
請求の範囲に記載してあるが、この発明自体並び
にその他の特徴及び利点は、以下図面について詳
しく説明する所から、最もよく理解されよう。
第１図は、この発明の接点装置を用いた半導体
装置が示す。シリコン基板１０の上に金属ゲート
MOSトランジスタ１１が形成されている。この
トランジスタはゲート１２、複数の打込みソー
ス／ドレイン領域１３、及びソース／ドレイン領
域の内の１つに設けられた金属シリコン間接点１
４を有する。勿論、１個のチツプには、この様な
トランジスタの構造が何十万個とある。このメタ
ライズ構造は、１メガビツトDRAMの様な最小
寸法が約１又は２ミクロンの高密度のダイナミツ
クRAM特に有効である。
装置が示す。シリコン基板１０の上に金属ゲート
MOSトランジスタ１１が形成されている。この
トランジスタはゲート１２、複数の打込みソー
ス／ドレイン領域１３、及びソース／ドレイン領
域の内の１つに設けられた金属シリコン間接点１
４を有する。勿論、１個のチツプには、この様な
トランジスタの構造が何十万個とある。このメタ
ライズ構造は、１メガビツトDRAMの様な最小
寸法が約１又は２ミクロンの高密度のダイナミツ
クRAM特に有効である。
この発明では、ゲート１２及び接点１４は特定
の金属層で構成されている。ゲートは、薄いゲー
ト酸化物１６上に比較的厚いタングステン層１５
が設けられている。タングステン層１５がソー
ス／ドレインへの不純物の打込みに対するマスク
として使用される。この場合、ゲート酸化物に対
するタングステンの接着力がデポジツシヨン条件
によつて制御され、この簡単化された方法は、後
で説明する様に、ソース／ドレイン区域での選択
性CVD−タングステン被覆を使う場合にも適用
される。
の金属層で構成されている。ゲートは、薄いゲー
ト酸化物１６上に比較的厚いタングステン層１５
が設けられている。タングステン層１５がソー
ス／ドレインへの不純物の打込みに対するマスク
として使用される。この場合、ゲート酸化物に対
するタングステンの接着力がデポジツシヨン条件
によつて制御され、この簡単化された方法は、後
で説明する様に、ソース／ドレイン区域での選択
性CVD−タングステン被覆を使う場合にも適用
される。
側壁酸化物セグメント１９は、ソース／ドレイ
ンへの打込みをゲートの縁から隔てるために使用
され、その結果軽くドープされたドレイン
（LDD）構造が得られる。
ンへの打込みをゲートの縁から隔てるために使用
され、その結果軽くドープされたドレイン
（LDD）構造が得られる。
勿論、金属シリコン間接点１４は金属ゲート１
５が完成した後に形成しなければならない。接点
１４は薄いモリブデン層２１と、それに続くタン
グステン層２２（タングステン層１５と同様）及
び一番上の金属２３で構成される。
５が完成した後に形成しなければならない。接点
１４は薄いモリブデン層２１と、それに続くタン
グステン層２２（タングステン層１５と同様）及
び一番上の金属２３で構成される。
領域１３を形成するためのソース／ドレイン打
込みは、側壁酸化物１９が所定位置に形成される
前にゲート１５と自己整合的になされ、即ち、ゲ
ート１５をマスクとしてなされ、濃度が低く浅い
Ｎ形打込み領域２５が形成される。その後側壁酸
化物が形成された後、濃度の高い、Ｎ＋の砒素の
深い打込みにより、深い領域２６が形成され、そ
れより打込まれた濃度の低い燐が一層速く拡散し
て、リーチスルーＮ形領域２７を形成する。この
打込み順序により、衝撃電離の影響を最小限に抑
えるLDD構造が得られ、（打込み領域２５の為
に）チヤンネル端に比較的低い直列抵抗値と、ト
ランジスタのチヤンネルから離れた所には著しく
ドープされた低抵抗値エリアが得られる。その低
抵抗値エリアには接点１４が形成される。
込みは、側壁酸化物１９が所定位置に形成される
前にゲート１５と自己整合的になされ、即ち、ゲ
ート１５をマスクとしてなされ、濃度が低く浅い
Ｎ形打込み領域２５が形成される。その後側壁酸
化物が形成された後、濃度の高い、Ｎ＋の砒素の
深い打込みにより、深い領域２６が形成され、そ
れより打込まれた濃度の低い燐が一層速く拡散し
て、リーチスルーＮ形領域２７を形成する。この
打込み順序により、衝撃電離の影響を最小限に抑
えるLDD構造が得られ、（打込み領域２５の為
に）チヤンネル端に比較的低い直列抵抗値と、ト
ランジスタのチヤンネルから離れた所には著しく
ドープされた低抵抗値エリアが得られる。その低
抵抗値エリアには接点１４が形成される。
代案として、従来行なわれていた様に、ソー
ス／ドレイン領域を珪化（シリサイド化）する代
りに、厚さ約500ÅのCVDタングステン金属層３
０を露出したシリコンエリア上だけに選択的にデ
ポジツトし、こうしてシリサイド反応工程と酸化
物エリア上の未反応金属の除去工程とを回避して
もよい。この場合、ソース／ドレイン（即ち、モ
ート）エリアは、シリサイドではなく、純粋な金
属タングステン３０によつて被覆される。
ス／ドレイン領域を珪化（シリサイド化）する代
りに、厚さ約500ÅのCVDタングステン金属層３
０を露出したシリコンエリア上だけに選択的にデ
ポジツトし、こうしてシリサイド反応工程と酸化
物エリア上の未反応金属の除去工程とを回避して
もよい。この場合、ソース／ドレイン（即ち、モ
ート）エリアは、シリサイドではなく、純粋な金
属タングステン３０によつて被覆される。
シリコン酸化物層３１がゲートの上並びに被覆
したソース／ドレインエリアの上にデポジツトさ
れ、接点１４がこの酸化物の中に形成される。
したソース／ドレインエリアの上にデポジツトさ
れ、接点１４がこの酸化物の中に形成される。
この金属化及び接点の種々の材料及び構造で
は、接触抵抗及び線抵抗が小さく、接着力が良好
で、移動抵抗値が良好で、プロセス及び材料の複
雑化がごく少なくなる様に選ばれる。デポジツシ
ヨン方法は損傷が小さくて純度が高く、要求に合
致する。
は、接触抵抗及び線抵抗が小さく、接着力が良好
で、移動抵抗値が良好で、プロセス及び材料の複
雑化がごく少なくなる様に選ばれる。デポジツシ
ヨン方法は損傷が小さくて純度が高く、要求に合
致する。
露出シリコンのソース／ドレイン又は「モー
ト」エリア上のタングステン金属層３０は、集積
された装置、即ち、パターン寸法が小さい装置に
要求されるように、ソース／ドレイン領域１３を
非常に浅くしながら、これらのエリアのシート抵
抗値を下げる為に必要である。ゲート１２はタン
グステン層１５で構成され、その厚さは3000Åで
あるが、タグステン１５はシリコン酸化物コーテ
イング１６に対する接着力を高める様に処理され
る。接点１４は薄いモリブデン層２１を用いる。
これは、接着力をよくする為に酸化物３１の上に
必要であり、この為層２１を接点孔だけに制限し
なければならない。接点及び相互接続部の本体部
はタングステン金属層２２であり、その厚さは
7000Åである。金属２３は追加するが、これはそ
の導電度が非常に高いこと、ボンデイング・パツ
ドでワイヤをそれに結合するときの展性があるこ
と、並びに非反応性で移動性を持つためである。
それ程要求の激しくに用途では、金を省略するこ
とが出来る。この金被覆の厚さは約4000Åであ
る。
ト」エリア上のタングステン金属層３０は、集積
された装置、即ち、パターン寸法が小さい装置に
要求されるように、ソース／ドレイン領域１３を
非常に浅くしながら、これらのエリアのシート抵
抗値を下げる為に必要である。ゲート１２はタン
グステン層１５で構成され、その厚さは3000Åで
あるが、タグステン１５はシリコン酸化物コーテ
イング１６に対する接着力を高める様に処理され
る。接点１４は薄いモリブデン層２１を用いる。
これは、接着力をよくする為に酸化物３１の上に
必要であり、この為層２１を接点孔だけに制限し
なければならない。接点及び相互接続部の本体部
はタングステン金属層２２であり、その厚さは
7000Åである。金属２３は追加するが、これはそ
の導電度が非常に高いこと、ボンデイング・パツ
ドでワイヤをそれに結合するときの展性があるこ
と、並びに非反応性で移動性を持つためである。
それ程要求の激しくに用途では、金を省略するこ
とが出来る。この金被覆の厚さは約4000Åであ
る。
次にこの発明に従つて第１図のMOS集積回路
を製造方法を第２図乃至第４図について説明す
る。最初に、シリコン・ウエハの適当に調製され
た表面上に、大体200乃至300Åの厚さになるま
で、ゲート酸化物１６を熱成長させる。この接点
及び相互接続構造は、Ｎ個の井戸とフイールド酸
化物及び／又は表面上の素子の間のフイールド・
プレート隔離を用いたCMOSプロセスの一部分
であつてもよく、この為、第１図の構造に無関係
な多数のプロセス工程が前以て実施されているこ
とがある。タングステン層１５が約5000Åの厚さ
にゲート酸化物１６の上にデポジツトされ、この
多重層構造はフオトリソグラフイ・プロセスによ
つてパターン化され、第３図のゲートが残す。こ
の時、少量の砒素の浅い打込み２５が実施され
る。その後、全面の上に酸化物層３４がデポジツ
トされ、その後、この層を異方性エツチによつて
除いて、側壁セグメント１９（第１図に示す）だ
けを残す。この時点で、燐の打込み２７と共に深
い砒素の打込み２６を実施し、第４図に示す様
に、内部へ駆動の為にアニールされる。濃度の高
い砒素の深い打込みは側壁１９と自己整合的に、
即ち、側壁１９をマスクとして使用してなされる
が、燐は側壁の下まで横方向に拡散する。
CMOS回路のＰチヤンネル装置にも同じ様な処
理が適用される。
を製造方法を第２図乃至第４図について説明す
る。最初に、シリコン・ウエハの適当に調製され
た表面上に、大体200乃至300Åの厚さになるま
で、ゲート酸化物１６を熱成長させる。この接点
及び相互接続構造は、Ｎ個の井戸とフイールド酸
化物及び／又は表面上の素子の間のフイールド・
プレート隔離を用いたCMOSプロセスの一部分
であつてもよく、この為、第１図の構造に無関係
な多数のプロセス工程が前以て実施されているこ
とがある。タングステン層１５が約5000Åの厚さ
にゲート酸化物１６の上にデポジツトされ、この
多重層構造はフオトリソグラフイ・プロセスによ
つてパターン化され、第３図のゲートが残す。こ
の時、少量の砒素の浅い打込み２５が実施され
る。その後、全面の上に酸化物層３４がデポジツ
トされ、その後、この層を異方性エツチによつて
除いて、側壁セグメント１９（第１図に示す）だ
けを残す。この時点で、燐の打込み２７と共に深
い砒素の打込み２６を実施し、第４図に示す様
に、内部へ駆動の為にアニールされる。濃度の高
い砒素の深い打込みは側壁１９と自己整合的に、
即ち、側壁１９をマスクとして使用してなされる
が、燐は側壁の下まで横方向に拡散する。
CMOS回路のＰチヤンネル装置にも同じ様な処
理が適用される。
プロセスの次の工程は、純粋なタングステン金
属層３０を形成することである。これは露出シリ
コンのモートエリアの上だけに、500Åの厚さに
なるまで、CVD−選択性タングステン・デポジ
ツシヨンによつてデポジツトされる。金属タング
ステンが選択的にシリコンの上にデポジツトされ
るが、酸化物の上にはデポジツトされないので、
従来の方法で必要としたシリサイド化反応工程及
び酸化物エリア上から金属を剥す工程は不用であ
る。
属層３０を形成することである。これは露出シリ
コンのモートエリアの上だけに、500Åの厚さに
なるまで、CVD−選択性タングステン・デポジ
ツシヨンによつてデポジツトされる。金属タング
ステンが選択的にシリコンの上にデポジツトされ
るが、酸化物の上にはデポジツトされないので、
従来の方法で必要としたシリサイド化反応工程及
び酸化物エリア上から金属を剥す工程は不用であ
る。
次に、酸化物３１を約8000Åの厚さになるまで
デポジツトし、フオトレジストを用いて、接点１
４用の孔を形成するためにエツチング目的で露光
される。酸化物３１をエツチングした後、モリブ
デン層２１、タングステン層２２及び金属２３を
デポジツトし、その積層はパターン化され、第１
図の構造を残す。
デポジツトし、フオトレジストを用いて、接点１
４用の孔を形成するためにエツチング目的で露光
される。酸化物３１をエツチングした後、モリブ
デン層２１、タングステン層２２及び金属２３を
デポジツトし、その積層はパターン化され、第１
図の構造を残す。
この発明を実施例について説明したが、その説
明はこの発明を制約するものと解してはならな
い。以上の説明から、当業者には、この実施例の
種々の変更並びにこの発明のその他の実施例が容
易に考えられよう。従つて、特許請求の範囲は、
この発明の範囲内に含まれるこの様な全ての変更
又は実施例を包括するものであることを承知され
たい。
明はこの発明を制約するものと解してはならな
い。以上の説明から、当業者には、この実施例の
種々の変更並びにこの発明のその他の実施例が容
易に考えられよう。従つて、特許請求の範囲は、
この発明の範囲内に含まれるこの様な全ての変更
又は実施例を包括するものであることを承知され
たい。
第１図は半導体集積回路チツプのごく小さい一
部分を著しく拡大した側面断面図で、この発明の
接点及び相互接続構造を示している。第２図乃至
第４図は第１図の装置を製造する際の相次ぐ段階
を示す側面断面図である。 主な符号の説明、１０：シリコン基板、１２：
ゲート、１３：ソース／ドレイン領域、１４：接
点、１５：タングステン層、１６：ゲート酸化
物、１９：側壁酸化物、２１：モリブデン層、２
２：タングステン層、２３：金属、３０：金属タ
ングステン層、３１：酸化物。
部分を著しく拡大した側面断面図で、この発明の
接点及び相互接続構造を示している。第２図乃至
第４図は第１図の装置を製造する際の相次ぐ段階
を示す側面断面図である。 主な符号の説明、１０：シリコン基板、１２：
ゲート、１３：ソース／ドレイン領域、１４：接
点、１５：タングステン層、１６：ゲート酸化
物、１９：側壁酸化物、２１：モリブデン層、２
２：タングステン層、２３：金属、３０：金属タ
ングステン層、３１：酸化物。
Claims (1)
- 【特許請求の範囲】 １ シリコン本体の面上にあつて、酸化シリコン
の薄層に重ねられて、それと接着するタングステ
ン層で構成された金属ゲートと、該ゲートの側壁
上で該ゲートを全体的に囲むコーテイング酸化物
と、前記金属ゲートの側壁上の前記酸化物と実質
的にアライメントされた前記面内のヘビードープ
ソース／ドレイン領域と、該ソース／ドレイン領
域の表面に形成されたタングステン金属層であつ
て、前記ソース／ドレイン領域の各々上の該タン
グステン金属層の一端が、前記金属ゲートの側壁
上の前記酸化物とアライメントされている該タン
グステン金属層と、前記金属ゲートを覆つて、及
び前記タングステン金属層並びにソース／ドレイ
ン領域を覆つて前記面上にデポジツトされた厚い
絶縁体コーテイングと、該絶縁体コーテイングに
重なつて前記面に沿つて伸びると共に、前記絶縁
体コーテイング内の接点孔に入り込んで前記タン
グステン金属層との電気接続を構成する金属接点
及び相互接続ストリツプであつて、前記絶縁体コ
ーテイング上のモリブデン薄層と、該モリブデン
薄層上のより厚いタングステン層を含む該金属接
点及び相互接続ストリツプを具備するMOS集積
回路。 ２ 特許請求の範囲第１項に記載したMOS集積
回路に於て、前記ソース／ドレイン領域が、前記
金属ゲートと実質的にアライメントされた浅い領
域を含むMOS集積回路。 ３ 特許請求の範囲第１項に記載したMOS集積
回路に於て、前記本体がＰ形であり、前記ソー
ス／ドレイン領域がＮ＋形であるMOS集積回路。 ４ 特許請求の範囲第１項に記載したMOS集積
回路に於て、前記金属ゲートのタングステン層が
前記金属接点の前記モリブデン層よりもずつと厚
手であるMOS集積回路。 ５ MOS集積回路の製造方法に於て、シリコン
本体の面上のシリコン酸化物薄層に重なつて、そ
れと接着するタグステン層を形成することによつ
て、該面上に金属ゲートを形成し、該ゲートの側
壁上をコーテイングする酸化物を形成し、前記金
属ゲートの側壁上の前記酸化物をマスクとして使
用してヘビードープソース／ドレイン領域を前記
面内に形成し、該ソース／ドレイン領域の各々上
タングステン金属層の一端が前記金属ゲートの側
壁上の前記酸化物とアライメントされるように該
ソース／ドレイン領域の表面に前記金属タングス
テン層を形成し、前記金属ゲートの上及び前記タ
ングステン金属層並びにソース／ドレイン領域の
上で前記面上にデポジツトされた厚膜絶縁体コー
テイングを形成し、該絶縁体コーテイングに重な
つて前記面に沿つて伸びると共に該絶縁体コーデ
イング内の接点孔に入り込んで前記タングステン
金属層との電気的接続を構成する金属接点及び相
互接続ストリツプを形成する工程を具備し、該ス
トリツプを形成する工程は、最初に前記接点孔の
中の前記タングステン金属層の上及び前記絶縁体
コーテイングの上にモリブデン層を形成し、その
後該モリブデン層の上にタングステンの厚膜層を
形成する工程を含む製造方法。 ６ 特許請求の範囲第５項に記載した方法に於
て、前記ソース／ドレイン領域を形成する工程
が、前記金属ゲートをマスクとして使用して浅い
領域を形成することを含む方法。 ７ 特許請求の範囲第５項に記載した方法に於
て、前記本体がＰ形であり、前記ソース／ドレイ
ン領域がＮ＋形である方法。 ８ 特許請求の範囲第５項に記載した方法に於
て、金属ゲートのタングステン金属層が金属接点
のモリブデン層よりもずつと厚手である方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US624166 | 1984-06-25 | ||
| US06/624,166 US4736233A (en) | 1984-06-25 | 1984-06-25 | Interconnect and contact system for metal-gate MOS VLSI devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181668A JPS6181668A (ja) | 1986-04-25 |
| JPH0577175B2 true JPH0577175B2 (ja) | 1993-10-26 |
Family
ID=24500930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137653A Granted JPS6181668A (ja) | 1984-06-25 | 1985-06-24 | Ｍｏｓ集積回路とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4736233A (ja) |
| JP (1) | JPS6181668A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828432B2 (ja) * | 1986-11-12 | 1996-03-21 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2694395B2 (ja) * | 1991-04-17 | 1997-12-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR0166824B1 (ko) * | 1995-12-19 | 1999-02-01 | 문정환 | 반도체 소자의 제조방법 |
| KR100277911B1 (ko) * | 1996-06-10 | 2001-02-01 | 김영환 | 반도체소자 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4141222A (en) * | 1977-04-27 | 1979-02-27 | Weatherking, Inc. | Energy recovery system for refrigeration systems |
| US4384301A (en) * | 1979-11-07 | 1983-05-17 | Texas Instruments Incorporated | High performance submicron metal-oxide-semiconductor field effect transistor device structure |
-
1984
- 1984-06-25 US US06/624,166 patent/US4736233A/en not_active Expired - Lifetime
-
1985
- 1985-06-24 JP JP60137653A patent/JPS6181668A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6181668A (ja) | 1986-04-25 |
| US4736233A (en) | 1988-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |