JPH0577178B2

JPH0577178B2 -

Info

Publication number: JPH0577178B2
Application number: JP60087676A
Authority: JP
Inventors: Esu Howaito Junia Rioneru; Jibitsutsu Morii
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1984-04-26
Filing date: 1985-04-25
Publication date: 1993-10-26
Also published as: JPS6123327A; US4642784A

Description

【発明の詳細な説明】この発明は集積回路の製造、更に具体的に云え
ば、視覚的に検出出来ないか、或いは検出するの
に過度に長い視覚的な検査を必要とする様な製造
上の欠陥を散発的に含む惧れのある回路の製造に
関する。

この発明の目的は、上に述べた難点を効果的に
取扱う改良された製造方法を提供することであ
る。

この発明の別の目的は、以下図面について幾つ
かの例を説明する所から明らかになろう。

発明の背景集積回路は、構成要素の密度が1000000ビツ
ト・レベルまでと云う様に次第に高く、且つ回路
構成要素は最大寸法でも数ミクロン又はそれ以下
という様に次第に小さいものが作られている。こ
の様に構成要素の数が増加して、寸法が小さくな
ることにより、この結果得られる製品の試験には
重い負担がかゝる。この様なVLSI装置を製造す
るのに使われる方法は、製造の歩留りが100％未
満である。この歩留りを改善する為にかなりの努
力が費やされており、こういう努力の中には、電
気試験の他に、製造過程を修正して、歩留りを高
くすることが出来る様に、正確な不良原因を判定
する為に、電気試験で合格しなかつたチツプの視
覚的な検査をすることが含まれている。この視覚
的な分解能が非常に高い顕微鏡によつて行なわれ
るが、顕微鏡は必然的に視野が限られている。ス
ライス全体のことごとくのチツプことごとくのセ
ルを走査するのに必要な時間は非常に長く、何時
間にもなることがある。それでも、或る欠陥は見
えない。

集積回路製造設備をどんなに注意深く保護して
も、特に回路素子の寸法が次第に小さくなるにつ
れて、粒状物によつて起る様な種類の散発的な欠
陥を完全に避けることは不可能と思われる。即
ち、多くの場合、現在では回路素子は、個別の素
子が集積回路の基板の面上で数平方ミクロン程度
の空間しか占めず、個々の線又は電極の幅が１又
は２ミクロンしか占めない様に製造されている。
こういう寸法では、周囲からの粒子、例えば目に
見えないごみの小片が製造過程の工程の間に、ス
ライス上の位置に入り込んで、製造された製品が
使いものにならなくなる確率が必ず存在する。

製造過程は、種々の層を作る為に一連のデポジ
シヨン、マスクを用いた写真製版工程、エツチ工
程、イオン注入等の順序を用いている。どの層及
びどの工程が故障の原因になつてるかを正確に指
摘することが重要である。或る工程ではパーテイ
クルが主な故障原因であることがあるし、或いは
製造過程の工程自体の変数が原因であることがあ
る。即ち、食刻工程が不適切であつたり又は度合
が強過ぎることがある。

発明の要約この発明では、視覚的に検出することが出来な
いか或いは検出するのに過度に長い視覚的な検査
を必要とする製造上の欠陥を散発的に含む惧れの
ある製造された集積回路が、一連の電気試験信号
に対する前述の種類の特定の欠陥が原因で起る応
答を示す実証されたデータベースを発生し、製造
された集積回路に対して一連の試験信号を印加
し、こうして欠陥が検出されて同定された時、同
定された段に於ける製造状態を検査して製造過程
を明確に是正して欠陥を避けることにより、試験
が行なわれる。

この発明による欠陥の解析に使う不良パターン
を例示する為に、特定の半導体記憶装置の一例を
挙げるが、この発明の考えが、他の半導体装置又
は同様な電気配列に使うことが出来ることは云ま
でもない。

実施例の説明 64KビツトのダイナミツクRAMが第１図にブ
ロツク図で示されている。この装置はテキサス・
インスツルメンツ社から部品板番号TMS4164と
して商業的に入手することが出来、エレクトロニ
クス誌1978年９月28日号の第109頁乃至第116頁に
記載されている。この装置は、マツクアレキサン
ダー、ホワイト及びラオーに付与されて、テキサ
ス・インスツルメンツ社に譲渡された米国特許第
4239993号にも詳しく記載されている。この発明
による欠陥の解析に使われる選ばれた欠陥パター
ンが、装置の特定の回路構成並びに幾何学形状に
関係するから、この例としての装置の構造的な細
部を検討する必要がある。

第１図について説明すると、例として使われる
記憶装置は、Ｎチヤンネルの自己整合形シリコ
ン・ゲートMOSプロセスによつて製造されたダ
イナミツク形のランダム・アクセス読取／書込み
記憶装置である。第１図の記憶装置の全体は寸法
が１平方吋の約1/30（約22mm²）の１つのシリコ
ン・チツプ内に含まれており、完成された状態で
は、これが16本のピン又は端子を持つ標準型の２
重インライン形パツケージに取付けられる。この
例では、装置が65、536個の記憶セルから成る配
列１０を含んでおり、この配列が夫々32、768個
のセルを持つ両半分１０ａ，１０ｂに、256行及
び256列の規則的なパターンで分割されている。
256行又は256個のＸ線の内、配列の半分１０ａに
128個があり、半分１０ｂに128個がある。256列
又は256個のＹ線が夫々半分に分割され、その半
分が両半分１０ａ，１０ｂの各々にある。配列の
中心に256個の感知増幅器１１がある。これは米
国特許第4239993号に記載された差動形の双安定
回路であり、夫々１つが列線の中心に接続されて
いる。この為、128個の記憶セルが、列線の半分
又は「ビツト線」により、各々の感知増幅器の
夫々片側に接続されている。チツプは大地端子
Vssと共に１個の＋5Vの電源Vddしか必要としな
い。

両半分に分割された行又はＸアドレス復合器１
２が、８個のアドレス・バツフア又はラツチ１４
から16本の線１３を介してアドレス及びアドレ
ス・バー入力を受取る。８ビツトのＸアドレスが
８個のアドレス入力端子１６によつてアドレス・
バツフア１４の入力に印加される。Ｘ復合器１２
は、入力端子１６に印加された８ビツト・アドレ
スによつて定められた、256本の行線の内の１つ
を選択する様に作用する。選択された行線がセル
配列の半分１０ｂ内にあれば、感知増幅器１１の
反対側にある１行のダミー・セル１７も作動され
る。半分１０ａ内の線が選択されゝば、１行のダ
ミー・セル１８が付勢される。入力線１６のアド
レス信号は時間的に多重化する。Ｙアドレスもこ
れらの入力線に印加され、８個一組のバツフア１
９にラツチされ、そこから線２４を介して列復号
器２０，２１，２２に印加される。列復号器２０
及び２１により、64個の内の１つの選択が行なわ
れ、この為、８ビツトのＹアドレスの６個のビツ
トに基づいて、４列の１グループが４本のデータ
及びデータ・バー線２５，２６の組に接続され
る。四者択一復号器２２が、８ビツトのＹアドレ
スの内の２ビツトに基づいて、４対の線２５，２
６の内の１対を選択し、選択した対を１対のデー
タ／データ・バー線２８を介してデータＩ／Ｏ制
御回路２７に接続する。単一ビツト・データ入力
が入力端子３０からデータ入力ラツチ３１に印加
され、このラツチの出力がデータ、Ｉ／Ｏ制御回
路２７に結合する。１ビツト・データ出力がデー
タＩ／Ｏ制御回路２７からバツフア３２を介して
データ出力端子３３に接続される。

第１図及び第２図について説明すると、
と呼ぶ行アドレス・ストローブ信号が入力３４に
印加される時、入力１６にＸアドレスが現われな
ければならない。同様に、入力３５の列アドレ
ス・ストローブ信号の間にＹアドレスが現
われなければならない。入力３６の読み／書込み
制御信号Ｒ／が装置の他方の制御信号である。
これら３つの入力がクロツク発生器及び制御回路
３７に印加される。この回路は多数のクロツク
と、装置の種々の部分の内部動作を定める制御信
号とを発生する。第２図に見られる様にが
低になると、から取出したクロツクがバツ
フア１４に、入力線１６にその時現われる８ビツ
トを受取つてラツチさせる。が低になると、
回路３７で発生されたクロツクがバツフア１９
に、その時入力１６に現われるＹアドレスをラツ
チさせる。この為、図示の期間の間、行及び列ア
ドレスが有効でなければならない。読取サイクル
では、入力３６のＲ／信号が、RASが立下が
る期間の間高に保たれ、図示の期間の間、端子３
３の出力が有効である。書込みサイクルでは、第
２図に示す時間の間、Ｒ／Ｗ信号が低であると共
にデータ入力ビツトが有効でなければならない。

第３図にはセル配列１０ａ，１０ｂの一部分が
略図で示されている。セルはアクセス・トランジ
スタ４０及び記憶キヤパシタ４１で構成され、ア
クセス・トランジスタのゲートが行線４２に接続
されている。配列の中心に配置された感知増幅器
１１がビツト線４３に接続される。２本の向い合
つたビツト線４３が256個のセルから成る１列を
構成する。感知増幅器１１及び列は４つずつのグ
ループになつており、１グループだけが図に示さ
れている。配列には４つの感知増幅器及び列線か
ら成る他の63個のグループがある。各々のビツト
線４３には、トランジスタ４０及びコンデンサ４
１を持つ１トランジスタ・セルが128個接続され
ている。各々の行線４２が１行内にある256個の
トランジスタ４０の全部のゲートに接続される。
配列には256個の同一の行線４２がある。

データ及びデータ・バーＩ／Ｏ線２５，２６が
感知増幅器１１の夫々の側に延びており、トラン
ジスタ４５によつてビツト線に接続される。列復
号器２０，２１が、列アドレスに基づいて、トラ
ンジスタ４５のゲートに対する出力を発生する。
列アドレスの内の６ビツトが、所定の或る時に
256列の内の４列を選択し、この為、列復号器の
出力に接続された線４６が、４個で１グループを
構成している感知増幅器に対する８個のトランジ
スタ４５の全部に接続されている。

第４図及び第５図は、第１図および第３図の
64Kダイナミツク・ランダム・アクセス記憶装置
（DRAM）のセル配列の内の小さな一部分を示し
ている。記憶セルは、何れもMOSアクセス・ト
ランジスタ４０とこれに隣接するMOS記憶キヤ
パシタ４１とで構成されているが、シリコン基板
５０に形成されることが示されている。各々のア
クセス・トランジスタはＮ＋のソース（又はドレ
イン）領域５２を持ち、これはシリコン基板５０
の面のＮ＋注入領域によつて形成された１つの細
長いビツト線４３の一部分である。キヤパシタ４
１が、（２つの）ビツト線４３の間において２酸
化シリコンの薄い被覆６１の上を伸びる細長い第
１レベルの多結晶シリコンの条片５６に約5Vの
電圧Vccを印加することによつて、シリコンの表
面に形成された反転領域５５を含んでいる。アク
セス・トランジスタ４０のゲート５７は第２レベ
ルの多結晶シリコンのセグメント４８によつて形
成される。各々のセグメントが隣接した２つのト
ランジスタのゲートを形成する。セグメント４８
が、間に酸化シリコン層６２を挟んで第１レベル
の多結晶シリコンの上を延びて接点区域５９を作
り、そこで金属の行線又はワード線４２に対する
接続をする。各々の接点区域５９は２つのセルが
共有する。

酸化シリコンの被覆６２がトランジスタ４０の
所で基板５０のシリコンからゲート５７を分離し
（ゲート酸化物になる）と共に、第２レベルの多
結晶シリコンのセグメント５８の残りの部分を第
１レベルの多結晶シリコンから分離する。沈積し
た酸化物の厚い相６３が多結晶シリコン層を金属
の線４２から分離する。熱酸化シリコンの別の厚
い相６４がシリコン基板の面上の全てのモート領
域を取囲む。即ち、トランジスタ４０、コンデン
サ４１及びビツト線４３が占めていない全ての区
域が、このフイールド酸化物６４によつて覆われ
る。チヤンネル・ストツパ領域６５が全てのフイ
ールド酸化物の下にある。この様な記憶装置並び
にその製法について更に詳しいことは、1983年６
月14日に付与されたG.R.モーハン・ラオーの米
国特許第4388121号（テキサス・インスツルメン
ツ社に譲渡）に記載されている。

この発明の方法では、第１図並びに第３図乃至
第５図の装置は、パツケージ後よりも、スライス
状の間に試験することが好ましい。シリコンの４
吋のスライスは、けがいて個別のチツプに分割す
る前は、第１図並びに第３図乃至第５図の半導体
バー又はチツプを何百個も持つている。スライス
をプローブ・ステーシヨンの試験チヤツクに配置
し、電気プローブを一度に１つのチツプの金属ボ
ンデイングパツドに当てる。これらのパツドは、
第１図の制御、アドレス、データ及び給電端子１
６，３０，３４乃至３６を表わす。商業的に利用
し得る形式の試験装置をプローブに接続し、標準
的な方式に従つて、アドレス、データ入力、制御
（Ｒ／、、）を印加すると共に、デー
タ出力を測定することが出来る様にする。試験装
置は本質的にはコンピユータであつて、記憶プロ
グラム、データ記憶装置及びCPUを持つており、
書込みの為にアドレス及びデータ順序を印加する
ことができると共に、合格／不合格の検出並びに
表示の為に読取つたものを比較することが出来る
様になつている。然し、この発明では、多数の相
異なる順序に対し、各々のビツトに対する全ての
合格／不合格状態を記憶する十分な記憶容量を設
けることが出来る。合格／不合格状態を表わすこ
ういうデータの全部を、合格／不合格微細状態パ
ターンの解析の為、即ち、既知のパターンとの相
関性を求めて、大規模汎用データ処理装置に送る
ことが出来るし、或いはこういうことを試験装置
で行つてもよい。不良ビツトを持たない装置のデ
ータは、勿論この発明にとつて関心のないもので
あり、大きな区域の不良ビツト又は重なる不良を
持つ装置のデータも、大抵は解析の為に複雑す
ぎ、その為、このデータも使わない。量も役立つ
データは、１ビツト、又は１行、又は隣接した数
個のビツト、行又は列、又は行と列の交差に影響
を与える不良のデータである。

市場で入手し得るRAM用の試験装置は、種々
の供給電圧レベル、最大電流、標準的なTTL入
力レベル、温度範囲、アクセス及びサイクル時間
等に対し、個々のDRAMが全ての電気的な仕様
を充たすかどうかを判定する為に、非常に多数の
異なる試験を実行する様にプログラムされてい
る。以下の説明では、こういう標準的な試験の内
の１つだけを詳しく説明するが、この発明の考え
が他の多くの同様な試験方式をも用いることが出
来ることは云うまでもない。

この発明の考えを例示する為に下に挙げる例で
使うADSEL試験は、次の様なデータの書込み及
び読取の順序である。

１アドレスＡに“０”を書込む（Ａ＝０から開
始する）。Ａを増数する。Ａがオーバフローす
るまで続ける。この順序によつて記憶配列１０
の64Kビツト全部に０の背景が詰込まれる。
“アドレスＡ”は試験装置の１つのレジスタに
ある16ビツト数であり、及びがスト
ローブされる時、このレジスタの出力が８ビツ
トの時間多重化により、アドレス・ピン１６に
接続される。サイクル時間が250nsであると、
この部分には最低250×64K、又は16384000ns、
即ち、16ミリ秒を必要とする。

２Ａ＝０から開始して、アドレスＡにあるビツ
ト（これは“０”のはずである。）を読取り、
次にこのビツトに“１”を書込み、このビツト
（これはこの時“１”のはずである）を読取る。
次にアドレスＡを増数し、読取（“０”）、書込
み（“１”）及び読取り（“１”）順序を繰返すＡ
がオーバフローするまで、Ａの増数及びＲ、
Ｗ、ＲをＡ＝65535まで続ける。これによつて
各々のビツトが順次トグル動作をし、全部１の
背景を、残す。各々のビツトの２回の読取り
は、記録される試験状態の内の２つを表わす。

３再びＡ＝Ｏから開始して、アドレスＡのビツ
ト（これは再び“１”の筈である）を読取り、
次にこのビツトに“０”を書込み、その後
“０”を読取る。Ａを増数し、Ｒ、Ｗ、Ｒ順序
を繰返す。Ａがオーバフローするまで続ける。
この場合も、２回の読取りにより更に２つの試
験状態が得られる。配列は全部０の状態で残
る。

４次にＡ＝65535から開始して、工程２のＲ、
Ｗ、Ｒ順序を繰返すが、増数する代りに、アン
ダーフローするまでＡを減数する。これによつ
て異なるアドレズ順序（即ち、増数の代りに減
数）に対し、試験パターンに対する更に２回の
読取りが発生される。

５最後に再びＡ＝65535から開始して、Ａがア
ンダーフローするまで、増数の代りに減数しな
がら、工程３のＲ、Ｗ、Ｒ順序を繰返す。工程
２、３、４及び５に対する試験装置の合計時間
は約４×３×250×65536ns、即ち、196ミリ秒
であり、従つて、所定の装置に対するADSEL
アルゴリズムの完全な１回のパスに対する合計
は、約0.2秒である。

工程２−５の各々の個別の読取動作は、所望の
データ・ビツトがとるべき値との比較を含む。こ
の読取りを微細状態（マイクロステート）と呼
ぶ。工程２−５から成る前述の順序により、幾つ
かのテータ背景状態（隣接ビツトが１又は０）に
対し、幾つかのデータ順序（即ち、０の書込み、
０の読取り、１の書込み、１の読取り、１の読取
り、０の書込み、０の読取り）を用いて、記憶装
置のことごとくのビツトが試験される。この後、
異なるアドレス順序（増数の代りに減数）に対し
て、このデータ順序が繰返される。この特定の試
験パターンは業界で広く使われており、ADSEL
と呼ばれる。これはアドレス選択の略号である。
市場で入手し得る或る試験装置を使う時、同じデ
ータの２回目の読取りを省略することが出来る
（即ち、Ｗ、Ｒ、Ｒ、Ｗ、Ｒ、Ｒ、Ｗの代りにＷ、
Ｒ、Ｗ、Ｒ等）し、同様な結果が得られる。然
し、上に述べた様な２回の読取りは、隣接ビツト
のトグル動作が試験されるビツトに擾乱を生ずる
かどうか、並びに読取り擾乱状態があるかどうか
が判るので、ので、この方が好ましい。

上に述べた工程の順序に於ける８回の読取り
は、増数の時の工程２の２回及び工程３の２回
と、減数の時の工程４及び５に於ける夫々２回を
含む。こういう８回が、例えばＰを合格、Ｆを不
合格として、“PPPPFPPF”の形をした一組の合
格／不合格標識として記録される。１つのビツト
から、又は１行から、或いは１列から一組をとつ
てもよい。これらの組を探索アルゴリズムの為、
アドレス（行、列）並びに装置の確認によつて同
定されたデータベースに入れることが出来る。

ADSELプログラムは、何れかのビツト、何れ
かの行又は何れかの列の不良があれば、廃棄装置
になる様な生産試験に使われて来た。即ち、生産
の場合、ADSELプログラムによつてどんな種類
の不良又は何処で不良が検出されたかは問題では
ない。合格か不合格かの２つの状態しかない。然
し、この発明の目的は、良／不良の生産ラインの
試験をすることではなく、その目的は不良の装置
を検査して、夫々の不良が何処で何故起つたかの
具体的な詳細を知ることである。ADSELプログ
ラムは「ビツトスコープ」、即ち、試験結果のビ
ツト・マツプ表示装置にも使われて来た。この場
合、オツシロスコープの面にセルの配列のマツプ
が示され、各々の不良ビツトが明るいスポツトと
して表示され、この為不良ビツトのパターンが配
列内の位置で判る。こういう形式の表示装置は、
１つの装置に対する全ての試験の累積的な結果を
示すのが普通である。即ち、上に述べた様な８回
の個別の微細状態PPPPPFPPを示すのではなく、
スコープの明るいドツトは、任意の１つ又は更に
多く（又は全て）の状態の不良を示していた。

セル配列内の或る不良様式、並びにその結果起
る、この発明を実施するのに役立つ合格／不合格
パターンの独特な組が、第３図、第４図及び第５
図の構造並びに電気回路から理解されよう。

例えばその点（位置）に所期のフイールド酸化
物６４が存在しないことにより、第４図に見られ
る様に、隣接する２つのコンデンサ４１が基板５
０を通る短絡部４１ａを持つ場合、第３図又は第
４図に見られる対応する行４２及び行４３に対し
て１つずつ、２つのビツトに対して不良が表示さ
れる。欠陥４１ａがアクセス・トランジスタ４０
によつて２つの記憶キヤパシタに隔離されている
為、行又は列全体は不良状態を示さない。

ADSELアルゴリズムの不良パターン、即ち微
細状態に対する合格／不合格標識の組は、影響を
受けた２つのビツトに対して次の様になる。

PPPPFPFP FPFPPPPP これらが周囲の全てのビツトに対する全部Ｐの
場の中にある。この不良がデータ順序並びにアド
レス順序に関係していること、並びにこれらの組
が鏡像であることに注意されたい。この様な挙動
の理由は回路並びに構造から導き出すことが出来
る。欠陥４１ａは２つのキヤパシタ４１の両方を
強制的に最後の書込みと同じデータ・レベルにす
る。一方に０が書込まれば、他方は１を記憶して
いたとしても、強制的に０になる。一方に１が書
込まれれば、他方は強制的に１になる。（真の論
理、即ち配列の真の側を想定して）全部０の場が
書込まれていれば、一方のビツトの１回目の読取
りでは不良は判らないが、２番目のビツトの１回
目の読取りに達すると、１回目の読取りの後に１
番目及ば２番目のビツトには１が書込まれている
ので、不良が判る。同様に、１番目のビツトの２
回目の読取りは、両方のビツトか１の着込みによ
つて強制的にそうなつているので、合格になり、
２番目のビツトの２回目の読取りは、このビツト
がこの点では１である筈であるから、Ｐになる。
１番目のビツトの３回目の読取りは、それが依然
として１でありそうなつている筈であるから、再
びＰになるが、２番目のビツトの３回目の読取り
は、３回目の読取りの直後の１番目のビツトの０
の書込みの為、Ｆになる。セルはアルゴリズムの
減数部分では鏡像になるが、これは論理通りであ
る。

第３図の短絡部５６ａで示す様に、第１レベル
の多結晶シリコンの条片５６と第２のレベルの多
結晶シリコンのセグメント４８の間に短絡部が存
在する時、１行に対する独特なパターンが発生さ
れる。この短絡部は、第１レベルの多結晶シリコ
ンがVddにバイアスされている為、金属のワード
線４２をVddに引張る傾向を持つ効果がある。然
し、他の行がアドレスされているプリチヤージサ
イクルの間、このワード線は大地に放電するし、
多結晶シリコン−１の抵抗値の為、Vddレベルま
で充電する１サイクルよるもずつと長くかゝる。
然し、この行が繰返してアドレスされる時、行線
がVddまで充電されて、そこにとゞまり、従つて
不良状態を示す。ADSELを用いた時の行全体の
合格／不合格標識の独特な組は FPFPFPFP であり、これはアドレス順序に無関係であること
が判る。これはアドレスを増数する時も減数する
時も同じである。１回目の読取りでＦになるの
は、その前のアドレス動作によつて、セルに誤つ
たデータが残つているからである。２回目の読取
りがＰになるのは、１が書込まれたばかりである
からであり、その読取は正しい。然し、次の読取
の前に他のアドレスが印加されるので、３回目の
読取りはＦである。各対の後にアドレスが変わる
ので、微細状態はFPと交互に変わる。この同じ
FPFPFPFPパターンが、後で説明する他の種類
の欠陥に対しても起るので、１行がこのパターン
を示すが、１ビツトがこのパターンを示すか、又
は１対のビツトが示すか或いは１列がこのパター
ンを示すか等によつて、欠陥を識別する。

キヤパシタ４１からビツト線４３への第３図又
は第４図に示した欠陥４１ｂにより、独特な合
格／不合格パターンの別の例が起る。これによつ
てキヤパシタ４１は（配列の真の側に対しては）
常に１を示す筈である。それは、ことごとくのア
クテイブサイクルの前に、全てのビツト線４３が
Vddにプリチヤージされる為である。この為、こ
のセルに何が書込まれたかに関係なく、常に１が
読取られる。従つて、不良はデータ依存性を持つ
（そうなつているべき時に１を読取る時は、誤り
が出ない）が、アドレス順序い無関係である（ど
の方向にアドレス動作を進めるかに関係ない）。
合格／不合格パターンは、周囲の全てビツトは全
部合格であるとして、FPPFFPPFである。

或る故障を限定する特有の一組の合格／不合格
標識の別の例は、接点５９ａの脱落によるもので
ある。これは金属条片４２のパターンを作成する
写真製版露出／現像／食刻工程の或る部分の間、
面の上に粒子が存在すること、酸化物６３に孔が
あること等によつて起り得る。その結果、金属の
行線４２がこれらの２つのセルに対して、多結晶
シリコンのセグメント４８と接触しない。第１図
の配列の虚偽論理側の半分に対する合格／不合格
パターンは次の通りである。

FPPFFPPF FPPFFPPF これに対して、配列の真論理側の半分に対して
は異なるパターンが生ずる。このパターンが１本
の線では欠陥４１ｂと同じであり、この為、全部
合格の場の中の１個ではなく、このパターンを持
つ２つの隣接ビツトが存在することにより、２種
類の欠陥を識別する。パターンが同じになる理由
は、アクセス・トランジスタ４０がターンオンす
ることが決してなく、ビツトは常にゼロ電圧とな
つて現われ、これは虚偽論理側では、何が書込ま
れている筈であるかに関係なく、１であるからで
ある。

独特な一組の合格／不合格標識の別の例は、第
３図又は第４図に見られる様に、２本の金属の行
線４２のブリツジ形故障４２ｆに伴うものであ
る。１番目の号が奇数アドレスを持ち、２番目の
行が偶数アドレスを持つと仮定すると、隣接する
２つの行４２のパターンは次の通りである。

PPPPFPFP FPFPPPPP この組は２行全体に成立すること、即ち、隣接
する２行のことごとくのビツトに成立することに
注意されたい。この為、このパターンは、２つの
ビツトに対する合格／不合格標識の全部合格の場
の中にあつた、トンネル形欠陥４１ａによつて起
る１対のビツトに対して前に述べた同じパターン
の組とは別異である。

同様に、１つの第２レベルの多結晶シリコンの
セグメント４８と別の隣接するセグメント４８を
短絡するブリツジ形欠陥４８ａによつて起る不良
状態は、下記 PPPPFPFP FPFPPPPP の同じパターンを生ずるが、これは（アドレス番
号で）隣接していないで、互いに１アドレスだけ
隔たつた行に対するものである。この第２レベル
の多結晶シリコンの短絡部は、前に説明した金属
の短絡部と全く同じ様に、２行を全体的に互いに
電気的に接続するが、この場合影響を受けない中
間の行である。

配列の半分１０ａ内の欠陥ビツトに対する合
格／不合格パターンは配列の半分１０ｂにあるビ
ツトの同じ欠陥に対するパターンとは異なること
がある。これは、片方の半分ではデータが真で貯
蔵され、他方では虚偽又は補数が記憶されるから
である。配列の半分１０ａの記憶キヤパシタ４１
では、論理１が＋５ボルトのレベルで論理０が
Vssのレベルであるが、配列の半分１０ｂでは、
記憶キヤパシタの論理１がVssであり、論理０が
＋5Vである。この為、行アドレスが配列１０ａ
又は配列１０ｂのどちらかの行を選択したかに関
係なく、１を読取れば、出力線２５は＋５ボルト
であり、線２６は０である。微細状態となつて現
われる不良状態はデータ依存性を持つから、合
格／不合格パターンは配列の両半分の間で異なる
ことがある。

すき間４３ａで示した開放ビツト線４３の形を
した欠陥は１列全体が不良になる。これは、感知
増幅器が不平衡になつて、毎回一方側にフリツプ
動作をし、ADSELで、配列の片半分のこの列で
は PFFPPFFP のパターンを示し、配列の他方の半分でのこのパ
ターンの補数、即ち、 FPPFFPPF を示す為である。この欠陥は、例えば写真製版工
程の間、このビツト線の区域を覆うパーテイクル
により、ソース−ドレインＮ＋拡散が存在しない
ことによつて起る。

第３図に見られる２本のビツト線の間の短絡部
４３ｂの形をした欠陥は、２列全体が不良になる
が、これも上に述べた不平衡の為並びに誤つたデ
ータの為である。この欠陥は、ADSELで、１列
ではなく、隣接した２列であることを別とすれ
ば、上に述べたものと同じ PFFPPFFP のパターンを配列の片半分で生ずる。他方の半分
ではこの欠陥の補数 FPPFFPPF になる。

２本のビツト線４３の間で第２レベルの多結晶
シリコンの線５６がVddに接続されていない時、
同様な合格／不合格パターンが発生されるが、こ
の場合、この合格／不合格パターンは、半分の列
だけ、即ち配列の片半分だけが示す。感知増幅器
は、欠陥を持つ側とは反対の半分の列線から有効
のデータ・ビツトを読取るが、欠陥のある側で
は、記憶キヤパシタ４１からゼロ電圧しか読取る
ことが出来ない。これは反転層５５が出来ないか
らである。この場合も、配列の片半分にある隣接
した２つの半分の列は、 PFFPPFFP になり、配列の他方の半分に欠陥があれば、その
補数 FPPFFPPF が出る。普通、この欠陥は第２レベルの多結晶シ
リコン５６がVddに接続される金属多結晶シリコ
ン間接点の所で起り、写真製版作業で粒子がこの
区域を覆つていることにより、酸化物層６３の食
刻が不適切であることが原因で起る。

第３図の節４６ａの上流側の列復合器２０，２
１の不良状態は、特有の復合化及び／Ｏ構成の
為、４列全部を不良にする。

次に第６図について、行復合器１２の回路の細
部を参照して、独特な合格／不合格パターンの更
に別の例を説明する。各々１対の行４２に対し、
行復合器１２がライオネルS.ホワイトに付与され
た米国特許第4330851号（テキサス・インスツル
メンツ社に譲渡）に記載された様な論理ゲート６
８を含む。こういう各々のゲート６８が、隣接す
る各対の行に対して１組のトランジスタ７０を持
つており、アドレス及びアドレス・バー線１３が
各対に対するソース及びゲートに独特な形で接続
されている。７個一組のトランジスタ７０がゲー
ト内のプリチヤージされた節７１に接続され、こ
の節がトランジスタ７２を介して、金属の行線４
２と直列になつているトランジスタ７３のゲート
に接続されている。２５６行全部に対する全ての
トランジスタ７２が、の立下がりの後に発
生する線７４のクロツクによつてターンオ
ンすることが出来るが、所定の動作サイクルで、
行アドレス１３のA1−A7及び1−7ビツトに
よつて、１つの節７１（128個の内の１つ）だけ
が選択される。AOアドレス・ビツトは２本の線
７５の内を１つを高にする。これらの線はφX1及
びφX2クロツクと呼ぶ。この為、１つの行線４２
（256の内から）だけが高になり、他の全ては大地
にとゞまる。る。第４図及び第５図に見られる様
に、行線４２は金属である。

第６図の回路で、特有のパターンを発生する不
良状態の１つの例は、行復合器の１つの枝路で、
ノア・ゲートのトランジスタ７０のゲート７６に
於ける金属と多結晶シリコンの間の接点の脱落で
ある。今の例では、ゲート７６がA1アドレス・
ビツトを受取る。これによつてこのトランジスタ
７０によつて制御される行４２−１及び４２−２
の全部で不良状態が露われると共に、補数ビツト
A1を受取る行４２−３及び４２−４でも、或る
不良状態が露われる。これは、復合器は1ビツ
トに１又は０を２つのアドレスを識別することが
出来ないからである。このビツト線に「余分の」
セルを接続すると、「余分の」セルが真の１（電荷
輸送なし）を持つ時には何の問題も起らないが、
「余分の」セルが真の０を持つているれば、真の
１を持つセルに影響を与えることに注意すれば、
この順序を理解することが出来る。ゲート７６の
接触が脱落したことによつて観測される独特な合
格／不合格パターンは、４行４２−１乃至４２−
４の全体に対して PPPPFPFP PPPPFPFP PPFPPPPP PPFPPPPP である。即ち、これらの４行の全てのビツトは、
アドレスされた時にこの同じパターンを示す。

ADSELを働かせる前に、最初に装置の選別の
為に使うことが出来る別の同様なアルゴリズムが
業界ではゼロン（ZERON）と呼ばれている。こ
れは「ゼローワン」を意味する。このアルゴリズ
ムは、第１図の装置に対して作用させた時、最初
に64Kビツト全部に０を書込み、次に全てのビツ
トから０を読取り、その後全てのビツトに１を書
込み、その後全てのビツトから１を読取る。この
試験は単に、各々のビツトに０及び１を書込み且
つ読取ることが出来るかどうかを検査するだけで
ある。

他の標準的な試験を働かせることにより、追加
の情報を発生することが出来る。例えば、チエス
盤、対角線、移動１及び０、並びにその他の種々
の試験を利用することが出来る。これらの各々
が、前に記載したPPFPPFPP記号の様な微細状
態の合格／不合格データを発生することが出来
る。微細状態の数は、所定ビツト、行又は列に対
するアルゴリズム中の「読取」の回数に関係す
る。

ゼロン及びその他の試験パターンを使つて、
ADSELの同様な合格／不合格パターンの組を更
に識別することが出来る。この内の１つが
“PAGE”と呼ばれている。PAGE試験は最初に
配列全体に１（０）の背景を書込み、次に或る行
アドレスを印加してを低に保ちながら、
CASをトグル動作をさせて、列アドレスが変わ
る時に、この行のビツトを読取る。この時、記憶
装置は所謂ページ（page）様式で動作している。
このページ様式は、典型的な仕様の一部分であ
る。別の試験パターンはマイクロPAGE又はミユ
ーμPAGEと呼ばれており、各々のビツトを単に
読取る代りに、列アドレスを変える前に、各々の
ビツト・アドレスで読取り、書込み、読取りを行
なう（ADSELと同じく）ことを別にすれば、
PAGEと同じである。

或る不良状態は時間及び電圧依存性を持つ。例
えば、第３図及び第４図の点４１ａで２つのキヤ
パシタ４１の間のフイールド酸化物６４の下方の
シリコンの中に漏洩通路があると、上に述べた抵
抗値の小さい短絡部ではなく、高い抵抗値になる
ことがあり、この為、かなりの期間の間誤りが発
生せず、その後或るデータ状態に対してだけ発生
する。即ち、隣接キヤパシタも１であれば、１レ
ベルが隣接するキヤパシタに対して減衰しないこ
とは当然である。こういう種類の不良状態を検出
する為に、所謂擾乱又はハンマー・アルゴリズム
がある。この場合、或るセル、或いはチエス盤形
パターンのセルに０を書込み、次に特定され４ｍ
ｓの更新時間に近い長い期間の間、それに隣接す
る周囲の全てのセルに反復的に１を書込む。この
様に隣接キヤパシタが繰返して充電されると、或
る種類の不良状態が露われて来る。異なるアドレ
ス・パターン並びに／又は反転データに対して、
このアルゴリズムを繰返すことが出来る。この場
合も、この様な不良状態が検出された装置に対
し、或るセル、行又は列に対する合格／不合格の
微細状態を記録することが出来る。

そこでこの発明を用いた製造手順は、上に述べ
たADSELアルゴリズムだけでなく、多数の試験
アルゴリズムを利用する。所定日の生産の大部分
は全ての試験で合格となろう。恐らく、かなりの
期間にわたる大規模大量生産で得られた完成品の
内、70％又は80％は、或いはそれより多少の違い
があつても、どの試験でも何等不良状態を示さな
いであろう。何れかの試験で不良となつた20又は
30％の内、かなりの部分は、上に詳述した故障に
無関係な時間又は電圧パラメータの不良であろ
う。例えば、低いVt、入力ピンの漏洩等による
不良の装置は、この発明の走査にかゝらない。他
のものは多重不良を持つか又は不良ビツトの大き
なブロツクを持つていて、そのパターンが複雑す
ぎて解析が出来ない。不良が小数個、例えば隣接
した４個のビツト、行又は列以下である様な残り
の装置は、この発明の完全な選別順序にかける為
に選択することが出来る。日産数百個又は数千個
のスライス（各スリイスが200個乃至300個のチツ
プを持つている）の生産レベルでは、この結果、
この発明による試験、微細状態の記録及び相関の
順序全体の作用を受けるスライスは、一日あたり
僅か数個（そして各々のスライスの必ずさしも全
ての装置がそうなるわけではない）になろう。従
つて、選択されたスライスが選別の為にゼロン及
びADSEL試験を受け、その後、不良ビツトの適
当なパターンを持つ記憶装置を更に特定の
ADSEL試験並びに希望するその他の試験にか
け、全てのデータを記憶する。その日の合格／不
合格の微細状態の組のデータベースを探索及び分
類アルゴリズムにかけて、例えば金属の短絡部、
第２の多結晶シリコンと第２の多結晶シリコンの
間の短絡部、モートの短絡部等が支配的であるこ
とを判定し、問題分野に関する情報を直ちに製造
設備にフイードバツクして措置をとる。この為、
問題が是正されないままでいる期間が著して短く
なり、高度の熟練作業の量が、顕微鏡の下の視覚
検査に較べて大幅に減少し、検出し得る不良メカ
ニズムの数も大幅に増加する。

第１図の記憶装置では、上に述べた記憶装置配
置列１０ａ，１０ｂ以外の回路で欠陥が起り得
る。即ち、バツフア１４，１９、感知増幅器１
１、クロツク発生回路３７等で金属の短絡部又は
多結晶シリコンの短絡部が発生し得る。こういう
種類の欠陥はこの明細書では取上げない。然し、
チツプ面積の大部分は配列１０ａ，１０ｂ内にあ
る。所定の種類の欠陥が発生する場合、セル配列
の面積と周辺面積との比の為、その欠陥がセル配
列内で起る確率が高い。それにこの発明の方法
は、１回起つたことではなく、欠陥の種類の分布
と、所定の日の分布をそれまでのデータと比較す
ることを主な関心事としている。従つて、チツプ
の周辺回路の故障の固定がこの発明の方向で取扱
われていないことは、殆んど問題とならない。

この発明の特徴は、試験マトリクス・パターン
と特定の欠陥との間の関係が、偶発的ではなく
て、実証されていることである。即ち、従来の記
憶装置の試験では、一つながりの隣接欠陥ビツト
がアルミニウムのブリツジ形成に伴うものである
が、それが、製造作業の特定の工程に於ける時
間、温度又は材料の操作が仕様通りでなく、アル
ミニウムの食刻が所期する程度にまで完全に実施
されなかつた為であると判ることがある。一旦製
造作業が仕様通りに戻されると、隣接ビツトの欠
陥は異なる意味を持つ様になる。この発明の試験
マトリクス・パターンは、前述の従来のビツト不
良状態の観測と対照的に、ずつと多くのデータ、
即ち、微細状態データを記録することにより、特
定の不良メカニズムを切離す。

操作上の理由で、記憶装置がまだウエーハ又は
スライス上にあつて、それらを別々のチツプに分
割する前に記憶装置に試験信号順序を印加する方
が容易である。その時、標準型のウエーハ試験装
置の試験プローブをウエーハ上の全ての記憶装置
へと歩進させることが出来る。然し、希望によつ
ては、この発明の試験は分離したチツプに対し、
パツケージ後に行なうことが出来る。この試験は
生産のごと後期であり、その為、チツプの欠陥の
ある分離又はパツケージ作業が原因で生じたきず
を拾うことがある。然し、チツプの分離又はパツ
ケージ作業がウエーハが完成してからなりの時間
後に行なわれる場合、ウエーハ生産設備はその分
だけずつと長く、欠陥状態のまゝで運転を許すこ
とになる。

この発明の試験は記憶装置以外の集積回路にも
使うことが出来る。その時、試験信号順序は、好
ましくは極端の条件の下で集積回路を使う場合を
まねる用に修正する。即ち、計算器は、高い電圧
及び低い電圧、短い持続時間及び長い持続時間、
並びに密な間隔並びに開いた間隔のパルスの試験
計数パルスによつて試験することが出来る。ゲー
ト及びその他の論理部品も同様に試験される。然
し、記憶装置はそれ以上に規制的にな間隔の部品
を持つていて一層大量に生産され、従つてこの発
明にとつても最も重要なのは、記憶装置、特に
64K又は更に多くの記憶ビツトを持つ記憶装置の
試験である。

勿論、以上の説明から、この発明のいろいろな
変更が可能である。従つて、特許請求の範囲に記
載された範囲内で、この発明はこゝに具体的に記
載した以外の形で実施得ることを承知されたい。

【図面の簡単な説明】

第１図はこの発明の試験方法をそれに対して実
施し得る様な形式の半導体ダイナミツク記憶装置
のブロツク図で表わした回路図、第２図は第１図
の装置のいろいろな部分に生ずる電圧又はその他
の状態を時間に対して示すグラフ、第３図は第１
図の装置の一部分の回路図で、セル配列の一部分
並びに感知増幅器の回路を詳しく示している。第
４図は第１図及び第３図のセル配列の一部分の平
面図で、その複雑さの為の製造中に欠陥が散発的
に露われる様子を示す。第５図は第４図の構造を
線５−５で切つた断面図、第６図は第１図の装置
の行復号器の回路図である。

Claims

【特許請求の範囲】１視覚的に検出出来ないか、或いは検出するの
に過度に長い視覚的な検査を必要とする製造上の
欠陥を散発的に含む惧れのある集積回路を製造す
る方法に於て、一連の電気試験信号に対する前述
の種類の特定の欠陥が原因で起る応答を示す実証
データ・ベースを発生し、製造された集積回路に
前記一連の試験信号を印加し、こうして欠陥が検
出された時、製造条件を検査して前記欠陥を明確
に同定してこれを避ける工程から成る集積回路を
製造する方法。２特許請求の範囲第１項に記載した方法に於
て、集積回路が記憶セルの行及び列から成る配列
を持つ記憶装置である集積回路を製造する方法。３特許請求の範囲第２項に記載した方法に於
て、少なくとも１つの隣接ビツトが貯蔵電荷を持
つ間に前記一連の電気信号を１つのビツトに印加
する集積回路を製造する方法。４特許請求の範囲第２項に記載した方法に於
て、前記一連の電気試験信号が集積回路に対して
一連の異なる電気状態を与え、前記データ・ベー
スがこれら異なる電気状態に対する応答の集合を
含んでいる集積回路を製造する方法。５特許請求の範囲第４項に記載した方法に於
て、前記異なる電気状態が前記集積回路の意味の
ある全ての動作順序を網羅している集積回路を製
造する方法。６特許請求の範囲第５項に記載した方法に於
て、集積回路が規則的な繰返しパターンで該回路
の多数の構成を含むウエーハの形をしている集積
回路を製造する方法。