JPH0315854B2 - - Google Patents
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- JPH0315854B2 JPH0315854B2 JP58086855A JP8685583A JPH0315854B2 JP H0315854 B2 JPH0315854 B2 JP H0315854B2 JP 58086855 A JP58086855 A JP 58086855A JP 8685583 A JP8685583 A JP 8685583A JP H0315854 B2 JPH0315854 B2 JP H0315854B2
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
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- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
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- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明はＰチヤネル形絶縁ゲート電界効果ト
ランジスタ（以下Ｐ−MOSと言う）とＮチヤネ
ル形絶縁ゲート電界効果トランジスタ（以下Ｎ−
MOSと言う）とからなる相補形絶縁ゲート電界
効果トランジスタ（以下Ｃ−MOSと言う）を用
いた低消費電力で駆動する基準電圧発生回路に関
するものである。
ランジスタ（以下Ｐ−MOSと言う）とＮチヤネ
ル形絶縁ゲート電界効果トランジスタ（以下Ｎ−
MOSと言う）とからなる相補形絶縁ゲート電界
効果トランジスタ（以下Ｃ−MOSと言う）を用
いた低消費電力で駆動する基準電圧発生回路に関
するものである。
第１図は従来の基準電圧発生回路を示す回路図
である。同図において、１はソースが接地VDDさ
れ、ドレインおよびゲートが第１のノード２に接
続された第１のＰ−MOS、３はドレインが第１
のノード２に接続され、ソースが負電源VSSに接
続され、ゲートが第３のノード４に接続された第
２のＮ−MOS、５は一端が接地VDDされ、他端は
第２のノード６に接続された抵抗、７はソースが
第２のノード６に接続され、ドレインが第３のノ
ード４に接続され、ゲートが第１のノード２に接
続された第３のＰ−MOS、８はドレインおよび
ゲートが第３のノード４に接続され、ソースが負
電源VSSに接続された第４のＮ−MOSである。
である。同図において、１はソースが接地VDDさ
れ、ドレインおよびゲートが第１のノード２に接
続された第１のＰ−MOS、３はドレインが第１
のノード２に接続され、ソースが負電源VSSに接
続され、ゲートが第３のノード４に接続された第
２のＮ−MOS、５は一端が接地VDDされ、他端は
第２のノード６に接続された抵抗、７はソースが
第２のノード６に接続され、ドレインが第３のノ
ード４に接続され、ゲートが第１のノード２に接
続された第３のＰ−MOS、８はドレインおよび
ゲートが第３のノード４に接続され、ソースが負
電源VSSに接続された第４のＮ−MOSである。
なお、前記第１のＰ−MOS１および第２のＮ
−MOS３から第１の直列回路を構成し、前記抵
抗５、第３のＰ−MOS７および第４のＮ−MOS
８から第２の直列回路を構成し、そして、この第
１の直列回路と第２の直列回路とは並列に接続さ
れる。また、第１のＰ−MOS１と第３のＰ−
MOS７は形状（長さ：Ｌ、幅：Ｗ）が同じであ
るが、しきい値圧値の絶対値は第１のＰ−MOS
１のほうが第３のＰ−MOS７より大きい。また、
第２のＮ−MOS３と第４のＮ−MOS８は形状も
しきい電圧値も共に同じである。
−MOS３から第１の直列回路を構成し、前記抵
抗５、第３のＰ−MOS７および第４のＮ−MOS
８から第２の直列回路を構成し、そして、この第
１の直列回路と第２の直列回路とは並列に接続さ
れる。また、第１のＰ−MOS１と第３のＰ−
MOS７は形状（長さ：Ｌ、幅：Ｗ）が同じであ
るが、しきい値圧値の絶対値は第１のＰ−MOS
１のほうが第３のＰ−MOS７より大きい。また、
第２のＮ−MOS３と第４のＮ−MOS８は形状も
しきい電圧値も共に同じである。
次に、上記構成による基準電圧発生回路の動作
について説明する。まず、第２のＮ−MOS３と
第４のＮ−MOS８がカレントミラー回路を構成
しているので、第１のＰ−MOS１と第３のＰ−
MOS７を流れる電流値は等しい。さらに、第１
のＰ−MOS１と第３のＰ−MOS７の形状が等し
く、ゲートが共通なので、この電流値I0は第１の
Ｐ−MOS１と第３のＰ−MOS７の各しきい電圧
値の絶対値｜VTHP1｜，｜VTHP2｜の差を抵抗５の
抵抗値R0で割つた値になる。すなわち、 I0＝（｜VTHP1｜−｜VTHP2｜）／R0 (a) (a)式から、電流値I0は負電源電圧に依存せず一
定である。そして、第２のノード６には負電源電
圧に依存しない基準電圧V6が発生する。
について説明する。まず、第２のＮ−MOS３と
第４のＮ−MOS８がカレントミラー回路を構成
しているので、第１のＰ−MOS１と第３のＰ−
MOS７を流れる電流値は等しい。さらに、第１
のＰ−MOS１と第３のＰ−MOS７の形状が等し
く、ゲートが共通なので、この電流値I0は第１の
Ｐ−MOS１と第３のＰ−MOS７の各しきい電圧
値の絶対値｜VTHP1｜，｜VTHP2｜の差を抵抗５の
抵抗値R0で割つた値になる。すなわち、 I0＝（｜VTHP1｜−｜VTHP2｜）／R0 (a) (a)式から、電流値I0は負電源電圧に依存せず一
定である。そして、第２のノード６には負電源電
圧に依存しない基準電圧V6が発生する。
すなわち、
V6＝−（｜VTHP1｜−｜VTHP2｜） (b)
ノード２および第３のノード４に発生する電圧
V2およびV4と負電源電圧との関係を含めて、第
２図に示す。そして、この回路全体を流れる消費
電流I0LDは I0LD＝2I0 (c) である。
V2およびV4と負電源電圧との関係を含めて、第
２図に示す。そして、この回路全体を流れる消費
電流I0LDは I0LD＝2I0 (c) である。
しかしながら、従来の基準電圧発生回路は前記
(a)式および(b)式からわかるように、基準電圧値を
変えずに、消費電力を下げるにはそれに反比例し
て、抵抗５の抵抗値R0を大きくする以外に方法
がない。しかも、低消費電力を要求されるLSIの
場合、抵抗５の抵抗値R0は数ＭΩ以上必要であ
り、このような大きな抵抗をチツプ上で実現する
際にはパターンサイズ上の制約から容易でない欠
点があつた。
(a)式および(b)式からわかるように、基準電圧値を
変えずに、消費電力を下げるにはそれに反比例し
て、抵抗５の抵抗値R0を大きくする以外に方法
がない。しかも、低消費電力を要求されるLSIの
場合、抵抗５の抵抗値R0は数ＭΩ以上必要であ
り、このような大きな抵抗をチツプ上で実現する
際にはパターンサイズ上の制約から容易でない欠
点があつた。
したがつて、この発明の目的は抵抗の抵抗値を
大きくせずに、しかも消費電力を低減することが
できる基準電圧発生回路を提供するものである。
大きくせずに、しかも消費電力を低減することが
できる基準電圧発生回路を提供するものである。
このような目的を達成するため、この発明は、
第１の電位と第１のノードとの間に接続された第
１導電形の第１のトランジスタと、第１のノード
と第２の電位との間に接続された第２導電形の第
２のトランジスタとからなる第１の直列回路、第
１の電位と第２のノードとの間に接続された抵抗
体と、第２のノードと第３のノードとの間に接続
されゲートが上記第１のトランジスタのゲートに
接続されるとともに上記第１のノードあるいは第
３のノードの一方に接続されしきい値電圧の絶対
値が上記第１のトランジスタのしきい値電圧の絶
対値より小さい第１導電形の第３のトランジスタ
と、上記第３のノードと第２の電位との間に接続
され、ゲートが上記第２のトランジスタのゲート
に接続されるとともに上記第１のノードあるいは
第３のノードの他方に接続された第２導電形の第
４のトランジスタからなる第２の直列回路、 上記第２のノードと第２の電位との間に接続さ
れ、ゲートが上記第２のトランジスタのゲートに
接続された第５のトランジスタを備えたものであ
り、以下実施例を用いて詳細に説明する。
第１の電位と第１のノードとの間に接続された第
１導電形の第１のトランジスタと、第１のノード
と第２の電位との間に接続された第２導電形の第
２のトランジスタとからなる第１の直列回路、第
１の電位と第２のノードとの間に接続された抵抗
体と、第２のノードと第３のノードとの間に接続
されゲートが上記第１のトランジスタのゲートに
接続されるとともに上記第１のノードあるいは第
３のノードの一方に接続されしきい値電圧の絶対
値が上記第１のトランジスタのしきい値電圧の絶
対値より小さい第１導電形の第３のトランジスタ
と、上記第３のノードと第２の電位との間に接続
され、ゲートが上記第２のトランジスタのゲート
に接続されるとともに上記第１のノードあるいは
第３のノードの他方に接続された第２導電形の第
４のトランジスタからなる第２の直列回路、 上記第２のノードと第２の電位との間に接続さ
れ、ゲートが上記第２のトランジスタのゲートに
接続された第５のトランジスタを備えたものであ
り、以下実施例を用いて詳細に説明する。
第３図はこの発明に係る基準電圧発生回路の一
実施例を示す回路図である。同図において、９は
ドレインが第２のノード６に接続され、ゲートが
第３のノード４に接続され、ソースが負電源
（VSS）に接続された第５のＮ−MOSである。
実施例を示す回路図である。同図において、９は
ドレインが第２のノード６に接続され、ゲートが
第３のノード４に接続され、ソースが負電源
（VSS）に接続された第５のＮ−MOSである。
なお、この第５のＮ−MOS９のしきい電圧値
は第２のＮ−MOS３および第４のＮ−MOS８の
しきい電圧値と同じで、形状は第２のＮ−MOS
３および第４のＮ−MOS８の形状に対して、長
さＬが同じで、幅ＷがＮ倍である。
は第２のＮ−MOS３および第４のＮ−MOS８の
しきい電圧値と同じで、形状は第２のＮ−MOS
３および第４のＮ−MOS８の形状に対して、長
さＬが同じで、幅ＷがＮ倍である。
次に、上記構成による基準電圧発生回路の動作
について説明する。まず、第２のＮ−MOS３、
第４のＮ−MOS８、第５のＮ−MOS９の形状の
幅／長さ（Ｗ／Ｌ）をそれぞれW3／L3，W8／
L8，W9／L9とすると、その比はW3／L3：W8／
L8：W9／L9＝１：１：Ｎである。また、第２の
Ｎ−MOS３、第４のＮ−MOS８、第５のＮ−
MOS９のしきい電圧値が等しく、ゲートが共通
であるから、それぞれのトランジスタを流れる電
流をI3，I8，I9とすると、I3：I8：I9＝１：１：Ｎ
である。第１のＰ−MOS１、第３のＰ−MOS７
のしきい電圧値の絶対値や抵抗５の抵抗値R0は
第１図と同じであるから、抵抗５を流れる電流I0
も前述したようになる。すなわち、 I0＝（｜VTHP1｜−｜VTHP2｜）／R0 (a) ここで I0＝I8＋I9 (d) であるから、I8とI9の比を考えると、I3，I8，I9は
それぞれ、 I3＝I8＝I0／（Ｎ＋１） I9＝Ｎ×I0／（Ｎ＋１） (e) である。したがつて、回路全体での消費電流INEW
は INEW＝I3＋I8＋I9 ＝I0×（Ｎ＋２）／（Ｎ＋１） (f) となる。
について説明する。まず、第２のＮ−MOS３、
第４のＮ−MOS８、第５のＮ−MOS９の形状の
幅／長さ（Ｗ／Ｌ）をそれぞれW3／L3，W8／
L8，W9／L9とすると、その比はW3／L3：W8／
L8：W9／L9＝１：１：Ｎである。また、第２の
Ｎ−MOS３、第４のＮ−MOS８、第５のＮ−
MOS９のしきい電圧値が等しく、ゲートが共通
であるから、それぞれのトランジスタを流れる電
流をI3，I8，I9とすると、I3：I8：I9＝１：１：Ｎ
である。第１のＰ−MOS１、第３のＰ−MOS７
のしきい電圧値の絶対値や抵抗５の抵抗値R0は
第１図と同じであるから、抵抗５を流れる電流I0
も前述したようになる。すなわち、 I0＝（｜VTHP1｜−｜VTHP2｜）／R0 (a) ここで I0＝I8＋I9 (d) であるから、I8とI9の比を考えると、I3，I8，I9は
それぞれ、 I3＝I8＝I0／（Ｎ＋１） I9＝Ｎ×I0／（Ｎ＋１） (e) である。したがつて、回路全体での消費電流INEW
は INEW＝I3＋I8＋I9 ＝I0×（Ｎ＋２）／（Ｎ＋１） (f) となる。
第１図に示す回路全体の消費電流IOLDと比較す
ると、(c)式および(f)式から、INEWはIOLDの（Ｎ＋
２）／２（Ｎ＋１）倍になつている。例えばＮ＝
10の場合、INEWはIOLDの12／22≒0.55倍に低減さ
れることになる。また、第２のノード６から発生
される基準電圧は第１図と同じ値になる。すなわ
ち、 V6＝−（｜VTHP1｜−｜VTHP2｜） (b) である。
ると、(c)式および(f)式から、INEWはIOLDの（Ｎ＋
２）／２（Ｎ＋１）倍になつている。例えばＮ＝
10の場合、INEWはIOLDの12／22≒0.55倍に低減さ
れることになる。また、第２のノード６から発生
される基準電圧は第１図と同じ値になる。すなわ
ち、 V6＝−（｜VTHP1｜−｜VTHP2｜） (b) である。
なお、この実施例では第５のＮ−MOS９を流
れる電流が第２のＮ−MOS３および第４のＮ−
MOS８を流れる電流のＮ倍にさせるために形状
を変えたが、しきい電圧値を変えても実現できる
ことはもちろんである。
れる電流が第２のＮ−MOS３および第４のＮ−
MOS８を流れる電流のＮ倍にさせるために形状
を変えたが、しきい電圧値を変えても実現できる
ことはもちろんである。
第４図はこの発明に係る基準電圧発生回路の他
の実施例を示す回路図である。この場合、第１の
電位を接地VSSとし、第２の電位を正電源VDD、
第１導電形のトランジスタをＮ−MOS、第２導
電形のトランジスタをＰ−MOSとして構成した
ものであり、接地VSSを基準として、正電源VDD
によらない基準電圧を発生することができること
はもちろんである。
の実施例を示す回路図である。この場合、第１の
電位を接地VSSとし、第２の電位を正電源VDD、
第１導電形のトランジスタをＮ−MOS、第２導
電形のトランジスタをＰ−MOSとして構成した
ものであり、接地VSSを基準として、正電源VDD
によらない基準電圧を発生することができること
はもちろんである。
以上詳細に説明したように、この発明に係る基
準電圧発生回路によれば簡単な構成により、消費
電流を低減することができる。また、従来例と同
じ消費電流の場合には抵抗の値を小さくすること
ができるので、パターンサイズを小さくでき、パ
ターンサイズ上有効になるなどの効果がある。
準電圧発生回路によれば簡単な構成により、消費
電流を低減することができる。また、従来例と同
じ消費電流の場合には抵抗の値を小さくすること
ができるので、パターンサイズを小さくでき、パ
ターンサイズ上有効になるなどの効果がある。
第１図は従来の基準電圧発生回路を示す回路
図、第２図は第１図の負電源電圧−基準電圧特性
を示す図、第３図はこの発明に係る基準電圧発生
回路の一実施例を示す回路図、第４図はこの発明
に係る基準電圧発生回路の他の実施例を示す回路
図である。 １……第１のＰ−MOS、２……第１のノード、
３……第２のＮ−MOS、４……第３のノード、
５……抵抗、６……第２のノード、７……第３の
Ｐ−MOS、８……第４のＮ−MOS、９……第５
のＮ−MOS、１０……第６のＮ−MOS、１１…
…第７のＰ−MOS、１２……第８のＮ−MOS、
１３……第９のＰ−MOS、１４……第10のＰ−
MOS。
図、第２図は第１図の負電源電圧−基準電圧特性
を示す図、第３図はこの発明に係る基準電圧発生
回路の一実施例を示す回路図、第４図はこの発明
に係る基準電圧発生回路の他の実施例を示す回路
図である。 １……第１のＰ−MOS、２……第１のノード、
３……第２のＮ−MOS、４……第３のノード、
５……抵抗、６……第２のノード、７……第３の
Ｐ−MOS、８……第４のＮ−MOS、９……第５
のＮ−MOS、１０……第６のＮ−MOS、１１…
…第７のＰ−MOS、１２……第８のＮ−MOS、
１３……第９のＰ−MOS、１４……第10のＰ−
MOS。
Claims (1)
- 【特許請求の範囲】 １ 第１の電位と第１のノードとの間に接続され
た第１導電形の第１のトランジスタと、第１のノ
ードと第２の電位との間に接続された第２導電形
の第２のトランジスタとからなる第１の直列回
路、 第１の電位と第２のノードとの間に接続された
抵抗体と、第２のノードと第３のノードとの間に
接続されゲートが上記第１のトランジスタのゲー
トに接続されるとともに上記第１のノードあるい
は第３のノードの一方に接続されしきい値電圧の
絶対値が上記第１のトランジスタのしきい値電圧
の絶対値より小さい第１導電形の第３のトランジ
スタと、上記第３のノードと第２の電位との間に
接続され、ゲートが上記第２のトランジスタのゲ
ートに接続されるとともに上記第１のノードある
いは第３のノードの他方に接続された第２導電形
の第４のトランジスタからなる第２の直列回路、 上記第２のノードと第２の電位との間に接続さ
れ、ゲートが上記第２のトランジスタのゲートに
接続された第５のトランジスタを備えた基準電圧
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086855A JPS59211329A (ja) | 1983-05-16 | 1983-05-16 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086855A JPS59211329A (ja) | 1983-05-16 | 1983-05-16 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59211329A JPS59211329A (ja) | 1984-11-30 |
| JPH0315854B2 true JPH0315854B2 (ja) | 1991-03-04 |
Family
ID=13898425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086855A Granted JPS59211329A (ja) | 1983-05-16 | 1983-05-16 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211329A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0497405A (ja) * | 1990-08-16 | 1992-03-30 | Nec Ic Microcomput Syst Ltd | 定電流回路 |
| JPH04170609A (ja) * | 1990-11-05 | 1992-06-18 | Nec Ic Microcomput Syst Ltd | 定電流回路 |
| KR100912093B1 (ko) | 2007-05-18 | 2009-08-13 | 삼성전자주식회사 | 높은 온도 계수를 갖는 온도-비례 전류 생성회로, 상기온도-비례 전류 생성회로를 포함하는 디스플레이 장치 및그 방법 |
| JP5674401B2 (ja) * | 2010-09-24 | 2015-02-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1983
- 1983-05-16 JP JP58086855A patent/JPS59211329A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59211329A (ja) | 1984-11-30 |
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