JPH0577233B2 - - Google Patents
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- JPH0577233B2 JPH0577233B2 JP60167292A JP16729285A JPH0577233B2 JP H0577233 B2 JPH0577233 B2 JP H0577233B2 JP 60167292 A JP60167292 A JP 60167292A JP 16729285 A JP16729285 A JP 16729285A JP H0577233 B2 JPH0577233 B2 JP H0577233B2
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Description
【発明の詳細な説明】
本発明は自動周波数引込回路に関し、一層詳細
には映像信号機器等からの水平同期信号に同期し
た信号を得る自動周波数引込回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an automatic frequency acquisition circuit, and more particularly to an automatic frequency acquisition circuit that obtains a signal synchronized with a horizontal synchronization signal from a video signal device or the like.
映像信号機器、例えば、CTスキヤン装置等か
ら出力される合成映像信号の垂直同期信号中に切
込パルスがなく、あるいは、あつたとしてもタイ
ミング的にずれたりする場合がある。一般的に、
切込パルスは垂直同期信号の期間中に（1/2）Ｈ
の間隔で挿入されている。然しながら、前記のよ
うに切込パルスがなかつたり、または、タイミン
グ的にずれている場合に、映像信号機器からの合
成映像信号を受けてモニタ映像機によつて画像を
表示しようとする際、当該画像が乱れる問題が惹
起する。特に、インタレース表示方式の場合には
奇数フイールドの走査線間の中央に偶数フイール
ドの走査線が入らず、表示画像の画質が低下す
る。このため、例えば、病気診断等に用いられる
映像信号機器からのビデオ信号をとり込んで、モ
ニタ受像機に表示し、この表示された画像を写真
撮影して記録する画像記録装置においては、記録
画像の乱れは精緻な患部の情報を表示しなくな
り、誤診等の機会が出現し大きな不都合となる。 There may be cases where there is no cut pulse in the vertical synchronization signal of a composite video signal output from a video signal device, such as a CT scan device, or even if there is a cut pulse, the timing may be shifted. Typically,
The cutting pulse is (1/2)H during the vertical synchronization signal period.
are inserted at intervals of However, when there is no cutting pulse or there is a timing shift as described above, when trying to display an image on a monitor video device after receiving a composite video signal from a video signal device, the relevant This causes the problem of image distortion. In particular, in the case of an interlaced display method, the scanning line of an even field does not fall in the center between the scanning lines of an odd field, which deteriorates the quality of the displayed image. For this reason, for example, in an image recording device that captures a video signal from a video signal device used for disease diagnosis, displays it on a monitor receiver, and records the displayed image by taking a photograph, it is difficult to record the recorded image. If this happens, detailed information about the affected area will no longer be displayed, creating an opportunity for misdiagnosis, which is a major inconvenience.
また、このような画像記録装置においては、モ
ニタ受像機の走査線間に新たに走査線を挿入し、
記録画像の走査線を目立たなくするラスタイレー
ズが一般的に行われるが、イレーズ用の走査線が
等間隔で挿入出来ないという問題がある。 In addition, in such an image recording device, a new scanning line is inserted between the scanning lines of the monitor receiver,
Raster erase is generally performed to make the scanning lines of a recorded image less noticeable, but there is a problem in that the scanning lines for erasing cannot be inserted at equal intervals.
本発明は前記の不都合を悉く克服するためにな
されたものであつて、合成映像信号中の水平同期
信号に位相同期した信号を発生させて、精緻な画
像を表示することが可能な自動周波数引込回路を
提供することを目的とする。 The present invention has been made in order to overcome all of the above-mentioned disadvantages, and provides an automatic frequency pull-in that can display a precise image by generating a signal that is phase-synchronized with the horizontal synchronization signal in a composite video signal. The purpose is to provide circuits.
前記の目的を達成するために、本発明は合成映
像信号から分離した同期信号が供給され該同期信
号によりトリガされて制御信号の制御のもとに期
間が（1/2）Ｈを超えかつ1H未満の期間に制御さ
れる出力パルスにより等化パルスを交互に除去し
て水平同期信号とする等化パルス除去回路と、等
化パルス除去回路からの出力信号の周波数を電圧
に変換し、変換した電圧を期間制御のための制御
信号として等化パルス除去回路に供給する周波数
−電圧変換器と、少なくとも位相比較器、ローパ
スフイルタ、電圧制御発振器から構成される
PLL回路とを備え、等化パルス除去回路の出力
と電圧制御発振器の出力とを位相比較器により位
相比較することを特徴とする。 In order to achieve the above object, the present invention provides a synchronization signal separated from a composite video signal, which is triggered by the synchronization signal, and whose period exceeds (1/2)H and is triggered by the synchronization signal under the control of a control signal. An equalization pulse removal circuit that alternately removes equalization pulses to produce a horizontal synchronization signal using output pulses controlled for a period of less than Consisting of a frequency-voltage converter that supplies voltage to the equalization pulse removal circuit as a control signal for period control, at least a phase comparator, a low-pass filter, and a voltage-controlled oscillator.
PLL circuit, and the output of the equalization pulse removal circuit and the output of the voltage controlled oscillator are compared in phase by a phase comparator.
従つて、電圧制御発振器の出力信号の位相は合
成映像信号から分離した水平同期信号と位相同期
しており、前記水平同期信号に自動的に引き込ま
れることになる。 Therefore, the phase of the output signal of the voltage controlled oscillator is in phase synchronization with the horizontal synchronization signal separated from the composite video signal, and is automatically drawn into the horizontal synchronization signal.
次に、本発明に係る自動周波数引込回路につい
て好適な実施態様を掲げ、添付の図面を参照しな
がら以下詳細に説明する。 Next, preferred embodiments of the automatic frequency pull-in circuit according to the present invention will be described in detail with reference to the accompanying drawings.
先ず、第１図に本発明の一実施態様の構成を示
すブロツク図を示す。 First, FIG. 1 shows a block diagram showing the configuration of one embodiment of the present invention.
そこで、入力端子１０には合成映像信号から分
離した同期信号が供給される。この合成映像信号
は、例えば、CTスキヤン装置から出力されたも
のである。入力端子１０に供給された同期信号は
単安定マルチバイブレータからなる等化パルス除
去回路１２に供給される。等化パルス除去回路１
２を構成する単安定マルチバイブレータはそのト
リガ信号により（3/4）Ｈ幅のパルスを発生する
ように設定されている。パルス幅を（3/4）Ｈに
設定した理由は等化パルスが存在してそのパルス
位置がずれていても1H〜（1/2）Ｈの中間値を超
えることはないものと想定したためである。 Therefore, the input terminal 10 is supplied with a synchronization signal separated from the composite video signal. This composite video signal is, for example, one output from a CT scan device. The synchronizing signal supplied to the input terminal 10 is supplied to an equalization pulse removal circuit 12 consisting of a monostable multivibrator. Equalization pulse removal circuit 1
The monostable multivibrator constituting part 2 is set to generate a (3/4)H width pulse in response to its trigger signal. The reason why the pulse width was set to (3/4)H is because we assumed that even if an equalization pulse exists and the pulse position shifts, it will not exceed the intermediate value between 1H and (1/2)H. be.
等化パルス除去回路１２の出力は周波数−電圧
変換器１４に供給されて電圧に変換され、変換電
圧は等化パルス除去回路１２を構成する単安定マ
ルチバイブレータに帰還して単安定マルチバイブ
レータの時定数を制御して前記単安定マルチバイ
ブレータの出力パルス幅を（3/4）Ｈに制御して
いる。なお、周波数−電圧変換器１４は、本実施
態様においては、等化パルス除去回路１２からの
出力パルスによつて駆動されるパルス整形回路１
４ａと前記パルス整形回路１４ａの出力を平滑化
するローパスフイルタ１４ｂから構成してある。 The output of the equalization pulse removal circuit 12 is supplied to the frequency-voltage converter 14 and converted into a voltage, and the converted voltage is fed back to the monostable multivibrator constituting the equalization pulse removal circuit 12 and is converted into a voltage when it is a monostable multivibrator. The output pulse width of the monostable multivibrator is controlled to (3/4)H by controlling a constant. In this embodiment, the frequency-voltage converter 14 is a pulse shaping circuit 1 driven by an output pulse from the equalization pulse removal circuit 12.
4a and a low-pass filter 14b for smoothing the output of the pulse shaping circuit 14a.
一方、等化パルス除去回路１２の出力はゲート
回路１６を介して位相比較器１８に供給され、ゲ
ート回路２０を介して位相比較器１８に供給され
た後述する分周器２２の出力と位相比較される。
位相比較器１８の出力はローパスフイルタ２４を
介して増幅器２６に供給されてこれを増幅する。
また、周波数−電圧変換器１４の出力電圧は増幅
器２６に供給されてこの増幅器２６の出力にオフ
セツト信号を加える。 On the other hand, the output of the equalization pulse removal circuit 12 is supplied to the phase comparator 18 via the gate circuit 16, and the phase is compared with the output of the frequency divider 22, which will be described later, and which is supplied to the phase comparator 18 via the gate circuit 20. be done.
The output of the phase comparator 18 is supplied to an amplifier 26 via a low-pass filter 24 for amplification.
The output voltage of the frequency-to-voltage converter 14 is also supplied to an amplifier 26 to add an offset signal to the output of the amplifier 26.
増幅器２６の出力は電圧制御発振器３０に供給
され、前記電圧制御発振器３０の出力は分周器２
２に供給される。分周器２２の出力は水平同期信
号として、例えば、モニタ受像機の水平偏向回路
に供給して水平偏向回路をトリガする。なお、電
圧制御発振器の自走発振周波数はNfhに設定して
おく。 The output of the amplifier 26 is supplied to a voltage controlled oscillator 30, and the output of the voltage controlled oscillator 30 is supplied to the frequency divider 2.
2. The output of frequency divider 22 is applied as a horizontal synchronization signal to, for example, a horizontal deflection circuit of a monitor receiver to trigger the horizontal deflection circuit. Note that the free-running oscillation frequency of the voltage controlled oscillator is set to Nf h .
一方、入力端子１０に供給された同期信号は垂
直同期信号分離回路２８に供給されて垂直同期信
号を分離する。垂直同期信号分離回路２８によつ
て分離された垂直同期信号はゲート回路１６およ
び２０に供給して、この垂直同期信号によりこれ
らのゲート回路１６および２０のゲートを閉じる
ように構成してある。 On the other hand, the synchronization signal supplied to the input terminal 10 is supplied to the vertical synchronization signal separation circuit 28 to separate the vertical synchronization signal. The vertical synchronization signal separated by the vertical synchronization signal separation circuit 28 is supplied to the gate circuits 16 and 20, and the gates of these gate circuits 16 and 20 are closed by this vertical synchronization signal.
そこで、以上のように構成された本発明の一実
施態様において、入力端子１０に入力される同期
信号は第２図ａに示す波形形状を示す。 Therefore, in one embodiment of the present invention configured as described above, the synchronization signal input to the input terminal 10 has a waveform shape shown in FIG. 2a.
そこで、第２図ａに示した同期信号の立下りに
より等化パルス除去回路１２の単安定マルチバイ
ブレータはトリガされ、（1/2）Ｈの位置に挿入さ
れている等化パルスおよび切込パルスは除去さ
れ、等化パルス除去回路１２の出力は第２図ｂに
示すように間隔が1Hとなる。これは、等化パル
ス除去回路１２の出力パルス幅、すなわち、単安
定マルチバイブレータの出力パルス幅を（3/4）
Ｈに設定してあるためであり、等化パルスおよ
び／または切込パルスの位置がずれても（1/2）
Ｈ〜（3/4）Ｈの期間を超えない限り、等化パル
スおよび切込パルスは一つおきに除去されること
になる。 Therefore, the monostable multivibrator of the equalizing pulse removal circuit 12 is triggered by the fall of the synchronizing signal shown in FIG. 2a, and the equalizing pulse and cutting pulse inserted at the (1/2)H position is removed, and the output of the equalization pulse removal circuit 12 has an interval of 1H as shown in FIG. 2b. This means that the output pulse width of the equalization pulse removal circuit 12, that is, the output pulse width of the monostable multivibrator, is (3/4)
This is because it is set to H, and even if the position of the equalization pulse and/or cutting pulse is shifted (1/2)
Unless the period of H to (3/4)H is exceeded, every other equalization pulse and cutting pulse will be removed.
等化パルス除去回路１２の出力を受けたパルス
整形回路１４ａの出力は第２図ｃに示すようにな
り、ローパスフイルタ１４ｂの出力、すなわち、
周波数−電圧変換器１４の出力は第２図ｄに示す
ようになる。この信号は、前記の通り、等化パル
ス除去回路１２に帰還されている。このため、等
化パルス除去回路１２の出力周波数は制御されて
（3/4）Ｈのパルス幅が維持されることになる。 The output of the pulse shaping circuit 14a that receives the output of the equalization pulse removal circuit 12 is as shown in FIG. 2c, and the output of the low-pass filter 14b, that is,
The output of the frequency-to-voltage converter 14 is as shown in FIG. 2d. This signal is fed back to the equalization pulse removal circuit 12 as described above. Therefore, the output frequency of the equalization pulse removal circuit 12 is controlled to maintain the pulse width of (3/4)H.
一方、入力端子１０に供給された同期信号から
垂直同期信号分離回路２８において分離された垂
直同期信号は第２図ｅに示すようになり、この第
２図ｅに示した垂直同期信号期間（第２図ｅにお
ける低電位期間）以外においてはゲート回路１６
および２０のゲートは開かれており、位相比較器
１８において等化パルス除去回路１２の出力と分
周器２２の出力とは位相比較され、この位相比較
出力は第２図ｆに示すようにななる。この位相比
較出力はローパスフイルタ２４において平滑化さ
れる。一方、垂直同期信号区間においてはゲート
回路１６および２０のゲートは閉じられ位相比較
入力は遮断される。従つて、位相比較出力はその
直前の値が保持される。なお、ローパスフイルタ
２４の出力は第２図ｇに示すようになる。 On the other hand, the vertical synchronization signal separated by the vertical synchronization signal separation circuit 28 from the synchronization signal supplied to the input terminal 10 becomes as shown in FIG. The gate circuit 16 except for the low potential period in Figure 2 e)
and 20 are open, and the output of the equalizing pulse removal circuit 12 and the output of the frequency divider 22 are compared in phase in the phase comparator 18, and the phase comparison output is as shown in FIG. Become. This phase comparison output is smoothed by a low pass filter 24. On the other hand, during the vertical synchronization signal period, the gates of gate circuits 16 and 20 are closed and the phase comparison input is cut off. Therefore, the phase comparison output retains its immediately previous value. Note that the output of the low-pass filter 24 is as shown in FIG. 2g.
ところで、ローパスフイルタ２４の出力は増幅
器２６で増幅されるが、この場合において、増幅
器２６には周波数−電圧変換器１４の出力電圧が
印加されている。この結果、増幅器２６の出力は
周波数−電圧変換器１４の出力電圧、すなわち、
入力同期信号の周波数に依存してオフセツトが加
えられており、さらに、ローパスフイルタ２４の
出力で補正された状態になる。従つて、水平同期
信号に対する応答性が向上することになる。増幅
器２６の出力電圧が電圧制御発振器３０に入力さ
れるため、電圧制御発振器３０の出力周波数も入
力端子１０に供給された水平同期信号の周波数に
依存し、且つ位相比較器１８に入力される両入力
の位相差によつて補正された周波数となり、第２
図ｈに示した周波数Nfhの出力が電圧制御発振器
から出力される。なお、参照符号fhは入力端子１
０に供給された同期信号中の水平同期信号周波数
を示す。 Incidentally, the output of the low-pass filter 24 is amplified by the amplifier 26, and in this case, the output voltage of the frequency-voltage converter 14 is applied to the amplifier 26. As a result, the output of the amplifier 26 is the output voltage of the frequency-voltage converter 14, i.e.
An offset is added depending on the frequency of the input synchronizing signal, and the signal is further corrected by the output of the low-pass filter 24. Therefore, responsiveness to the horizontal synchronization signal is improved. Since the output voltage of the amplifier 26 is input to the voltage controlled oscillator 30, the output frequency of the voltage controlled oscillator 30 also depends on the frequency of the horizontal synchronizing signal supplied to the input terminal 10, and both input to the phase comparator 18 The frequency is corrected by the input phase difference, and the second
An output with a frequency Nf h shown in Figure h is output from the voltage controlled oscillator. Note that reference symbol f h is input terminal 1
0 indicates the horizontal synchronization signal frequency in the synchronization signal provided.
電圧制御発振器３０からの出力は分周器２２に
よつて１／Ｎに分周される。従つて、分周器２２
から入力端子１０に供給された同期信号中の水平
同期信号に位相同期した第２図ｊに示す信号が得
られる。また、入力端子１０に供給された同期信
号中の水平同期信号の周波数が低い場合と高い場
合とを比較するべく第３図に、第２図に対応した
出力の波形を示しておく。 The output from voltage controlled oscillator 30 is frequency divided by frequency divider 22 to 1/N. Therefore, the frequency divider 22
The signal shown in FIG. 2j, which is phase-locked to the horizontal synchronizing signal among the synchronizing signals supplied to the input terminal 10, is obtained. Further, in order to compare cases where the frequency of the horizontal synchronizing signal among the synchronizing signals supplied to the input terminal 10 is low and high, FIG. 3 shows the output waveform corresponding to FIG. 2.
以上説明したように本発明によれば、合成映像
信号から分離した同期信号を受けて不要な等化パ
ルスを除去し、不要な等化パルスが除去された信
号を入力とするPLL回路を設け、不要な等化パ
ルスが除去された信号に位相同期した信号を得る
ように構成したため、この位相同期した信号を水
平同期信号とすることが出来る。等化パルス除去
回路からの出力を周波数−電圧変換器に供給し
て、等化パルスおよび切込パルスが除去された同
期信号の周波数を電圧に変換して、該電圧を制御
信号として等化パルス除去回路に供給したため、
例えば、水平同期周波数が1kHz〜6kHzの範囲で
変化しても該単安定マルチバイブレータの出力幅
は（1/2）Ｈを超え、かつ1H未満へ追従し、等化
パルスや切込パルスを安定に除去できる効果が得
られる。さらにPLL回路のローパスフイルタの
出力を増幅する増幅器を設け、該増幅器の出力を
電圧制御発振器の発振器の制御信号としたため、
位相比較出力に基づく誤差分の感度が増大し、応
答性および位相同期精度が向上する効果が得られ
る。また、PLL回路を構成する増幅器の出力に
周波数−電圧変換器の出力でオフセツトを加えた
ため、水平同期信号に対する応答性を向上する効
果もある。 As explained above, according to the present invention, a PLL circuit is provided, which receives a synchronization signal separated from a composite video signal, removes unnecessary equalization pulses, and receives as input the signal from which unnecessary equalization pulses have been removed. Since the configuration is configured to obtain a signal that is phase-synchronized with the signal from which unnecessary equalization pulses have been removed, this phase-synchronized signal can be used as a horizontal synchronization signal. The output from the equalization pulse removal circuit is supplied to a frequency-voltage converter to convert the frequency of the synchronization signal from which the equalization pulse and cutting pulse have been removed into a voltage, and the voltage is used as a control signal to generate an equalization pulse. Because it was supplied to the removal circuit,
For example, even if the horizontal synchronization frequency changes in the range of 1kHz to 6kHz, the output width of the monostable multivibrator exceeds (1/2)H and follows below 1H, stabilizing the equalization pulse and cutting pulse. The effect can be achieved by removing the Furthermore, an amplifier was provided to amplify the output of the low-pass filter of the PLL circuit, and the output of the amplifier was used as the control signal for the oscillator of the voltage controlled oscillator.
The sensitivity increases by an error amount based on the phase comparison output, and the effect of improving responsiveness and phase synchronization accuracy can be obtained. Furthermore, since an offset is added to the output of the amplifier constituting the PLL circuit using the output of the frequency-voltage converter, there is also the effect of improving responsiveness to the horizontal synchronizing signal.
以上、本発明について好適な実施態様を挙げて
説明したが、本発明はこの実施態様に限定される
ものではなく、本発明の要旨を逸脱しない範囲に
おいて種々の改良並びに設計の変更が可能なこと
は勿論である。 Although the present invention has been described above with reference to preferred embodiments, the present invention is not limited to these embodiments, and various improvements and changes in design are possible without departing from the gist of the present invention. Of course.
第１図は本発明の一実施態様の構成を示すブロ
ツク図、第２図および第３図は本発明の作用を説
明する波形図を示す。
１０……入力端子、１２……等化パルス除去回
路、１４……周波数−電圧変換器１４ａ……パル
ス整形回路、１４ｂ……ローパスフイルタ、１６
……ゲート回路、１８……位相比較器、２０……
ゲート回路、２２……分周器、２４……ローパス
フイルタ、２６……増幅器、２８……垂直同期信
号分離回路、３０……電圧制御発振器。
FIG. 1 is a block diagram showing the configuration of one embodiment of the present invention, and FIGS. 2 and 3 are waveform diagrams illustrating the operation of the present invention. 10...Input terminal, 12...Equalizing pulse removal circuit, 14...Frequency-voltage converter 14a...Pulse shaping circuit, 14b...Low pass filter, 16
... Gate circuit, 18 ... Phase comparator, 20 ...
Gate circuit, 22... Frequency divider, 24... Low pass filter, 26... Amplifier, 28... Vertical synchronization signal separation circuit, 30... Voltage controlled oscillator.
Claims (1)
れ該同期信号によりトリガされて制御信号の制御
のもとに期間が（1/2）Ｈを超えかつ1H未満の期
間に制御される出力パルスにより等化パルスを交
互に除去して水平同期信号とする等化パルス除去
回路と、等化パルス除去回路からの出力信号の周
波数を電圧に変換し、変換した電圧を期間制御の
ための制御信号として等化パルス除去回路に供給
する周波数−電圧変換器と、少なくとも位相比較
器、ローパスフイルタ、電圧制御発振器から構成
されるPLL回路とを備え、等化パルス除去回路
の出力と電圧制御発振器の出力とを位相比較器に
より位相比較することを特徴とする自動周波数引
込回路。 ２ 特許請求の範囲第１項記載の回路において、
ローパスフイルタの出力を増幅器へ入力し、該増
幅器の出力を電圧制御発振器へ制御信号として印
加したことを特徴とする自動周波数引込回路。 ３ 特許請求の範囲第２項記載の回路において、
等化パルス除去回路の出力を周波数−電圧変換器
に入力し、かつローパスフイルタの出力を増幅す
る増幅器に周波数−電圧変換器の出力を印加して
増幅器の出力にオフセツトを与えることを特徴と
する自動周波数引込回路。 ４ 特許請求の範囲第１乃至第３項のいずれかに
記載の回路において、等化パルス除去回路は単安
定マルチバイブレータを含み、該単安定マルチバ
イブレータの出力パルス幅は（1/2）Ｈを超え、
かつ1H未満の選択としたことを特徴とする自動
周波数引込回路。[Scope of Claims] 1. A synchronization signal separated from the composite video signal is supplied, and triggered by the synchronization signal, the period is controlled to a period exceeding (1/2)H and less than 1H under the control of the control signal. An equalization pulse removal circuit that alternately removes equalization pulses using the output pulses generated to generate a horizontal synchronization signal, and converts the frequency of the output signal from the equalization pulse removal circuit into a voltage, and uses the converted voltage for period control. A frequency-to-voltage converter that supplies a control signal to the equalization pulse removal circuit as a control signal for An automatic frequency acquisition circuit characterized by comparing the phase of the output of a controlled oscillator with a phase comparator. 2. In the circuit described in claim 1,
An automatic frequency pull-in circuit characterized in that the output of the low-pass filter is input to an amplifier, and the output of the amplifier is applied as a control signal to a voltage-controlled oscillator. 3. In the circuit described in claim 2,
The output of the equalizing pulse removal circuit is input to a frequency-voltage converter, and the output of the frequency-voltage converter is applied to an amplifier that amplifies the output of the low-pass filter, thereby giving an offset to the output of the amplifier. Automatic frequency pull-in circuit. 4. In the circuit according to any one of claims 1 to 3, the equalization pulse removal circuit includes a monostable multivibrator, and the output pulse width of the monostable multivibrator is (1/2)H. exceed,
An automatic frequency pull-in circuit characterized in that the frequency is selected to be less than 1H.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167292A JPS6229272A (en) | 1985-07-29 | 1985-07-29 | automatic frequency pull-in circuit |
| US06/890,230 US4709268A (en) | 1985-07-29 | 1986-07-29 | Automatic frequency pulling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167292A JPS6229272A (en) | 1985-07-29 | 1985-07-29 | automatic frequency pull-in circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6229272A JPS6229272A (en) | 1987-02-07 |
| JPH0577233B2 true JPH0577233B2 (en) | 1993-10-26 |
Family
ID=15847048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60167292A Granted JPS6229272A (en) | 1985-07-29 | 1985-07-29 | automatic frequency pull-in circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6229272A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58191573A (en) * | 1982-05-06 | 1983-11-08 | Victor Co Of Japan Ltd | Horizontal scanning frequency multiplier circuit |
-
1985
- 1985-07-29 JP JP60167292A patent/JPS6229272A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6229272A (en) | 1987-02-07 |
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