JPH0577292B2 - - Google Patents
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- Publication number
- JPH0577292B2 JPH0577292B2 JP61074900A JP7490086A JPH0577292B2 JP H0577292 B2 JPH0577292 B2 JP H0577292B2 JP 61074900 A JP61074900 A JP 61074900A JP 7490086 A JP7490086 A JP 7490086A JP H0577292 B2 JPH0577292 B2 JP H0577292B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- input
- output
- sequential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にROM、
RAM等の順序回路を内蔵し、それらの順序回路
が外部端子より直接アクセス可能な構成となつて
いる論理回路に関する。
RAM等の順序回路を内蔵し、それらの順序回路
が外部端子より直接アクセス可能な構成となつて
いる論理回路に関する。
一般に、順序回路を内蔵した半導体集積回路
は、第２図に示すように、順序回路５を組み合せ
回路４がとり囲んだ構成となつているため、入力
端子２１、出力端子２２から直接順序回路にアク
セスできない場合が多く、論理回路に内蔵された
ROM、RAM等の機能を外部端子より直接試験
しようとする場合は第３図に示すように論理回路
本来の入出力端子とは別に新たに入出力端子３，
３３，３４、入出力バツフア回路１１，２３を設
けその入出力端子より被試験回路である順序回路
５に直接アクセスするか、または第４図に示すよ
うに論理回路の入力端子４１及び入力バツフア回
路１１を機能試験時の入力信号供給端子と共用
し、さらに論理回路の出力端子４２及び出力バツ
フア回路２３を機能試験時の出力信号観測端子と
共用し、セレクター回路６を用いて機能試験時に
は論理回路の入・出力端子より被試験回路である
順序回路５へ直接アクセスするかのいずれかの構
成となつていた。
は、第２図に示すように、順序回路５を組み合せ
回路４がとり囲んだ構成となつているため、入力
端子２１、出力端子２２から直接順序回路にアク
セスできない場合が多く、論理回路に内蔵された
ROM、RAM等の機能を外部端子より直接試験
しようとする場合は第３図に示すように論理回路
本来の入出力端子とは別に新たに入出力端子３，
３３，３４、入出力バツフア回路１１，２３を設
けその入出力端子より被試験回路である順序回路
５に直接アクセスするか、または第４図に示すよ
うに論理回路の入力端子４１及び入力バツフア回
路１１を機能試験時の入力信号供給端子と共用
し、さらに論理回路の出力端子４２及び出力バツ
フア回路２３を機能試験時の出力信号観測端子と
共用し、セレクター回路６を用いて機能試験時に
は論理回路の入・出力端子より被試験回路である
順序回路５へ直接アクセスするかのいずれかの構
成となつていた。
上述した従来の論理回路においては、新たに
入・出力端子及び入・出力バツフア回路を設ける
方法は被試験回路の入・出力端子数が多いとその
論理回路の入・出力バツフア数及び入出力端子数
が増大しゲートアレイのようにその入出力端子数
が固定されているものでは使用可能な論理回路の
信号端子数が減少する。またスタンダードセル及
びその他のカスタムLSIにおいてはチツプサイズ
の増大を招くという欠点がある。
入・出力端子及び入・出力バツフア回路を設ける
方法は被試験回路の入・出力端子数が多いとその
論理回路の入・出力バツフア数及び入出力端子数
が増大しゲートアレイのようにその入出力端子数
が固定されているものでは使用可能な論理回路の
信号端子数が減少する。またスタンダードセル及
びその他のカスタムLSIにおいてはチツプサイズ
の増大を招くという欠点がある。
また入・出力端子数を増加させないために論理
回路の入出力端子を被試験回路の機能試験用端子
と共用し、セレクター回路を用いる方法は、論理
回路の入力バツフア回路の出力に本来の論理回路
には必要のない配線が必要となりその配線長が大
きくなると入力バツフア回路の遅延時間の増大を
招き、また論理回路の出力バツフアの入力端子と
組み合せ回路の出力端子間にセレクター回路が介
在するためにその遅延時間も増大するという欠点
を有する。
回路の入出力端子を被試験回路の機能試験用端子
と共用し、セレクター回路を用いる方法は、論理
回路の入力バツフア回路の出力に本来の論理回路
には必要のない配線が必要となりその配線長が大
きくなると入力バツフア回路の遅延時間の増大を
招き、また論理回路の出力バツフアの入力端子と
組み合せ回路の出力端子間にセレクター回路が介
在するためにその遅延時間も増大するという欠点
を有する。
本発明の半導体集積回路は、順序回路を内蔵
し、かつ該順序回路が外部端子より直接機能試験
可能な構成となつている論理回路よりなる半導体
集積回路において、通常動作時は論理回路の入力
端子及び入力バツフア回路として動作し順序回路
の機能試験時には順序回路の出力を論理回路の外
部へ取り出すための出力端子及び３ステート出力
バツフア回路として動作するように構成された入
出力共用端子及び入出力共用バツフア回路と、通
常動作時は論理回路の出力端子及び３ステート出
力バツフア回路として動作し順序回路の機能試験
時には順序回路の入力へ信号を印加するための入
力端子及び入力バツフア回路として動作するよう
に構成された入出力共用端子及び入出力共用バツ
フア回路とを含むことを特徴とする。
し、かつ該順序回路が外部端子より直接機能試験
可能な構成となつている論理回路よりなる半導体
集積回路において、通常動作時は論理回路の入力
端子及び入力バツフア回路として動作し順序回路
の機能試験時には順序回路の出力を論理回路の外
部へ取り出すための出力端子及び３ステート出力
バツフア回路として動作するように構成された入
出力共用端子及び入出力共用バツフア回路と、通
常動作時は論理回路の出力端子及び３ステート出
力バツフア回路として動作し順序回路の機能試験
時には順序回路の入力へ信号を印加するための入
力端子及び入力バツフア回路として動作するよう
に構成された入出力共用端子及び入出力共用バツ
フア回路とを含むことを特徴とする。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路構成図で
ある。本実施例では論理回路はROM、RAM等
の外部端子から直接アクセスし試験を行なう必要
がある順序論理回路５とその他の組み合せ論理回
路４及び順序論理回路５への入力信号を通常の組
み合せ論理回路４からの信号かテスト時の入力端
子から加えられる信号かの選択を行なうセレクタ
ー回路６、さらに通常動作時には端子１から加え
られた信号を組み合せ論理回路４へ供給し、テス
ト時には順序論理回路５の出力信号を外部へ取り
出すための入力バツフア回路７及び３ステート出
力バツフア回路８より構成される入出力共用バツ
フア回路と、通常動作時には組み合せ論理回路部
４の出力信号を３ステート出力バツフア回路９を
介して端子２へ取り出し、テスト時には端子２へ
加えられた信号を入力バツフア回路１０及びセレ
クター回路６を介して順序論理回路５へ印加する
ように構成された入出力共用バツフア回路とから
なる。
ある。本実施例では論理回路はROM、RAM等
の外部端子から直接アクセスし試験を行なう必要
がある順序論理回路５とその他の組み合せ論理回
路４及び順序論理回路５への入力信号を通常の組
み合せ論理回路４からの信号かテスト時の入力端
子から加えられる信号かの選択を行なうセレクタ
ー回路６、さらに通常動作時には端子１から加え
られた信号を組み合せ論理回路４へ供給し、テス
ト時には順序論理回路５の出力信号を外部へ取り
出すための入力バツフア回路７及び３ステート出
力バツフア回路８より構成される入出力共用バツ
フア回路と、通常動作時には組み合せ論理回路部
４の出力信号を３ステート出力バツフア回路９を
介して端子２へ取り出し、テスト時には端子２へ
加えられた信号を入力バツフア回路１０及びセレ
クター回路６を介して順序論理回路５へ印加する
ように構成された入出力共用バツフア回路とから
なる。
この論理回路る通常動作状態か順序論理回路５
をテストする状態かを選択する制御制御入力端子
３が設けられており、入力バツフア１１を介して
３ステート出力バツフア回路８及びセレクター回
路６の制御入力へ接続されさらに制御入力端子３
へ加えられた信号はインバータ１２により反転さ
れて３ステート出力バツフア回路９の制御入力へ
印加される。
をテストする状態かを選択する制御制御入力端子
３が設けられており、入力バツフア１１を介して
３ステート出力バツフア回路８及びセレクター回
路６の制御入力へ接続されさらに制御入力端子３
へ加えられた信号はインバータ１２により反転さ
れて３ステート出力バツフア回路９の制御入力へ
印加される。
以上のように構成された論理回路の動作は以下
の通りである。まず制御入力端子３がハイレベル
つまり順序論理回路５をテストする場合について
述べる。この状態では３ステート出力バツフア回
路９の制御入力端子にはロウレベルが印加され出
力バツフア回路９の出力はハイインピーダンス状
態となり、端子２は入力モードとなる。又セレク
ター回路６の制御入力端子にはハイレベルが印加
されセレクター回路６の出力には入力バツフア回
路１０の出力より入力へ印加された信号が得られ
る。つまり入力端子２へ加えられた入力信号は入
力バツフア回路１０及びセレクター回路６を通じ
て順序論理回路５の入力へ印加される。又３ステ
ート出力バツフア回路８は制御入力端子へハイレ
ベルが印加され出力バツフア回路８は動作状態と
なり端子１には順序回路５の出力信号が得られ
る。つまりこの状態においては端子１，２より直
接順序論理回路５へのアクセスが可能となる。
の通りである。まず制御入力端子３がハイレベル
つまり順序論理回路５をテストする場合について
述べる。この状態では３ステート出力バツフア回
路９の制御入力端子にはロウレベルが印加され出
力バツフア回路９の出力はハイインピーダンス状
態となり、端子２は入力モードとなる。又セレク
ター回路６の制御入力端子にはハイレベルが印加
されセレクター回路６の出力には入力バツフア回
路１０の出力より入力へ印加された信号が得られ
る。つまり入力端子２へ加えられた入力信号は入
力バツフア回路１０及びセレクター回路６を通じ
て順序論理回路５の入力へ印加される。又３ステ
ート出力バツフア回路８は制御入力端子へハイレ
ベルが印加され出力バツフア回路８は動作状態と
なり端子１には順序回路５の出力信号が得られ
る。つまりこの状態においては端子１，２より直
接順序論理回路５へのアクセスが可能となる。
次に制御入力端子３がロウレベルつまりこの論
理回路が通常動作状態にある場合について説明す
る。この状態では３ステート出力バツフア回路９
はその制御入力がハイレベルとなり出力バツフア
動作を行ない、端子２へは組み合せ論理回路４の
出力が現われる。また３ステート出力バツフア回
路８の出力はハイインピーダンスとなり端子１は
通常の入力端子として動作する。さらにセレクタ
ー回路６は制御入力がロウレベルとなるためその
出力には組み合せ論理回路４の出力信号が出力さ
れる。
理回路が通常動作状態にある場合について説明す
る。この状態では３ステート出力バツフア回路９
はその制御入力がハイレベルとなり出力バツフア
動作を行ない、端子２へは組み合せ論理回路４の
出力が現われる。また３ステート出力バツフア回
路８の出力はハイインピーダンスとなり端子１は
通常の入力端子として動作する。さらにセレクタ
ー回路６は制御入力がロウレベルとなるためその
出力には組み合せ論理回路４の出力信号が出力さ
れる。
以上説明したように本発明は、外部端子より直
接試験を必要とする回路部分を有する論理回路の
試験時の入力端子及び入力バツフア回路として論
理回路本来の出力端子及び３ステート出力バツフ
ア回路を入出力共用端子及び入出力共用バツフア
回路構成としてその入力バツフア部を使用し、試
験時の出力端子及び出力バツフア回路として論理
回路本来の入力端子及び入力バツフア回路を入出
力共用端子及び入出力共用バツフア回路構成とし
その３ステート出力バツフア部を使用することに
より試験のために外部端子数を増加させることは
ない。しかも通常動作時に入力端子から入力信号
を受ける入力バツフア回路の出力には、本来の動
作に必要のない配線が接続されることがないの
で、入力バツフア回路からの信号伝達に遅れが生
じず、その結果論理回路の遅延時間を増大させな
い論理回路を構成できる効果がある。
接試験を必要とする回路部分を有する論理回路の
試験時の入力端子及び入力バツフア回路として論
理回路本来の出力端子及び３ステート出力バツフ
ア回路を入出力共用端子及び入出力共用バツフア
回路構成としてその入力バツフア部を使用し、試
験時の出力端子及び出力バツフア回路として論理
回路本来の入力端子及び入力バツフア回路を入出
力共用端子及び入出力共用バツフア回路構成とし
その３ステート出力バツフア部を使用することに
より試験のために外部端子数を増加させることは
ない。しかも通常動作時に入力端子から入力信号
を受ける入力バツフア回路の出力には、本来の動
作に必要のない配線が接続されることがないの
で、入力バツフア回路からの信号伝達に遅れが生
じず、その結果論理回路の遅延時間を増大させな
い論理回路を構成できる効果がある。
第１図は本発明の一実施例を示す回路構成図、
第２図はテスト用外部端子、テスト用制御回路を
含まない従来の論理回路の回路構成図、第３図及
び第４図はテスト用外部端子、テスト用制御回路
を含む従来の論理回路の回路構成図である。 １……論理回路入力及び被試験回路出力共用端
子、２……論理回路出力及び被試験回路入力共用
端子、３……制御入力端子、４……組み合せ論理
回路、５……順序論理回路、７，１０，１１……
入力バツフア回路、８，９，２３……出力バツフ
ア回路、６……セレクター回路、１２……インバ
ータ、２１，３１……論理回路入力端子、２２，
３２……論理回路出力端子、３３……被試験回路
入力端子、３４……被試験回路出力端子、４１…
…論理回路入力及び被試験回路入力共用端子、４
２……論理回路出力及び被試験回路出力共用端
子。
第２図はテスト用外部端子、テスト用制御回路を
含まない従来の論理回路の回路構成図、第３図及
び第４図はテスト用外部端子、テスト用制御回路
を含む従来の論理回路の回路構成図である。 １……論理回路入力及び被試験回路出力共用端
子、２……論理回路出力及び被試験回路入力共用
端子、３……制御入力端子、４……組み合せ論理
回路、５……順序論理回路、７，１０，１１……
入力バツフア回路、８，９，２３……出力バツフ
ア回路、６……セレクター回路、１２……インバ
ータ、２１，３１……論理回路入力端子、２２，
３２……論理回路出力端子、３３……被試験回路
入力端子、３４……被試験回路出力端子、４１…
…論理回路入力及び被試験回路入力共用端子、４
２……論理回路出力及び被試験回路出力共用端
子。
Claims (1)
- １ 順序回路と、通常動作時に入力端子として機
能する第１の端子と、この第１の端子に接続され
た第１入力バツフア回路を含み前記第１の端子か
ら前記通常動作時に供給される信号を前記順序回
路に供給する第１論理回路と、前記通常動作時に
出力端子として機能する第２の端子と、前記第２
の端子に接続された第１出力バツフア回路を含み
前記順序回路から前記通常動作時に出力される信
号を前記第２の端子に伝達する第２論理回路とを
有する半導体集積回路において、前記第２の端子
に接続された第２入力バツフア回路であつて機能
試験時に活性化されて前記第２の端子に供給され
る信号を前記順序回路へ伝達するための第２入力
バツフア回路と、前記第１の端子に接続された第
２出力バツフア回路であつて前記機能試験時に活
性化されて前記順序回路から得られた信号を前記
第１の端子に伝達する第２出力バツフア回路とを
設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074900A JPS62230040A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074900A JPS62230040A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62230040A JPS62230040A (ja) | 1987-10-08 |
| JPH0577292B2 true JPH0577292B2 (ja) | 1993-10-26 |
Family
ID=13560721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61074900A Granted JPS62230040A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62230040A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245971A (ja) * | 1988-08-05 | 1990-02-15 | Nec Corp | 半導体集積論理回路 |
-
1986
- 1986-03-31 JP JP61074900A patent/JPS62230040A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62230040A (ja) | 1987-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |