JPH04176164A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04176164A JPH04176164A JP30344490A JP30344490A JPH04176164A JP H04176164 A JPH04176164 A JP H04176164A JP 30344490 A JP30344490 A JP 30344490A JP 30344490 A JP30344490 A JP 30344490A JP H04176164 A JPH04176164 A JP H04176164A
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- Japan
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- circuit
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- analog
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 6
- 230000002950 deficient Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にアナログ回路およ
びデジタル回路が混在した半導体集積回路に関する。
びデジタル回路が混在した半導体集積回路に関する。
従来のアナログ・デジタル混在型半導体集積回路は、第
３図に示すように、デジタル回路２とアナログ回路３と
が同一チップ１内に集積化され、デジタル回路２とアナ
ログ回路３は、２組の配線２３．２４で接続される。チ
ップ１の外部とデジタル回路２は２組の配線２１．２２
で接続され、チップ１の外部とアナログ回路３は２組の
配線３１．３２で接続される。全体のチップ１は、デジ
タルの入出力配線１１，１２．およびアナログの入出力
配線１３．１４で外部と接続される。
３図に示すように、デジタル回路２とアナログ回路３と
が同一チップ１内に集積化され、デジタル回路２とアナ
ログ回路３は、２組の配線２３．２４で接続される。チ
ップ１の外部とデジタル回路２は２組の配線２１．２２
で接続され、チップ１の外部とアナログ回路３は２組の
配線３１．３２で接続される。全体のチップ１は、デジ
タルの入出力配線１１，１２．およびアナログの入出力
配線１３．１４で外部と接続される。
実動作時には、デジタル信号は配線１１がら入力され、
デジタル回路２で処理された後、配線２３からアナログ
回路３に入力されるが、あるいは配線１２から外部へ出
力される。配線２３がらアナログ回路３に入力された信
号は、アナログ回路３でアナログ信号に変換された後に
処理され、配線１３からアナログ信号として外部へ出力
されるか、あるいはデジタル信号に変換されて、配線２
４からデジタル回路２に入力される。一方、アナログ信
号は、配線１４から入力され、アナログ回路３で処理さ
れ、デジタル信号に変換された後に配線２４からデジタ
ル回路２に入力されるか、あるいは配線工３から外部に
出力される。配線２４からデジタル回路２に入力された
信号は、デジタル回路２で処理され、配線２３からアナ
ログ回路３に入力されるか、あるいは配線１２から外部
へ出力される。
デジタル回路２で処理された後、配線２３からアナログ
回路３に入力されるが、あるいは配線１２から外部へ出
力される。配線２３がらアナログ回路３に入力された信
号は、アナログ回路３でアナログ信号に変換された後に
処理され、配線１３からアナログ信号として外部へ出力
されるか、あるいはデジタル信号に変換されて、配線２
４からデジタル回路２に入力される。一方、アナログ信
号は、配線１４から入力され、アナログ回路３で処理さ
れ、デジタル信号に変換された後に配線２４からデジタ
ル回路２に入力されるか、あるいは配線工３から外部に
出力される。配線２４からデジタル回路２に入力された
信号は、デジタル回路２で処理され、配線２３からアナ
ログ回路３に入力されるか、あるいは配線１２から外部
へ出力される。
このような従来のアナログ・デジタル混在集積回路では
、デジタル回路２とアナログ回路３がチップ１の内部で
直接接続されているため、全体の動作に不具合があった
場合、不良箇所がデジタル回路２にあるのか、アナログ
回路３にあるのか区別することができないという問題点
があった。このため、第４図に示すように、デジタル回
路とアナログ回路を別々のチップ５，６とし、各々の正
常動作を確認の上で、配線５３．５４で接続して全体動
作を確認するという方法をとっていた。しかしながら、
この場合デジタル回路用チップ５きアナログ回路用チッ
プ６を全体チップと独立に作らなければならないための
コストが大きいという問題点があった。また、デジタル
回路とアナログ回路が独立のチップ５，６では正常動作
するが、同一チップ上に集積化すると、ノイズにより正
常動作しなくなるという開面もあった。
、デジタル回路２とアナログ回路３がチップ１の内部で
直接接続されているため、全体の動作に不具合があった
場合、不良箇所がデジタル回路２にあるのか、アナログ
回路３にあるのか区別することができないという問題点
があった。このため、第４図に示すように、デジタル回
路とアナログ回路を別々のチップ５，６とし、各々の正
常動作を確認の上で、配線５３．５４で接続して全体動
作を確認するという方法をとっていた。しかしながら、
この場合デジタル回路用チップ５きアナログ回路用チッ
プ６を全体チップと独立に作らなければならないための
コストが大きいという問題点があった。また、デジタル
回路とアナログ回路が独立のチップ５，６では正常動作
するが、同一チップ上に集積化すると、ノイズにより正
常動作しなくなるという開面もあった。
本発明の目的は、前記問題点を解決し、不良箇所が発見
し易く、同一チップ上に集積化できるようにした半導体
集積回路を提供することにある。
し易く、同一チップ上に集積化できるようにした半導体
集積回路を提供することにある。
本発明の半導体集積回路の構成は、デジタル信号を処理
するデジタル回路と、アナログ信号を処理するアナログ
回路とを同一集積回路基板内に有する半導体集積回路に
おいて、前記デジタル回路の入出力信号と、前記アナロ
グ回路の入出力信号と、外部からの入出力信号とが接続
された選択回路を有し、前記選択回路に入力される制御
信号によって、前記デジタル回路と前記アナログ回路の
入出力信号を前記外部からの入出力信号と接続するか、
あるいは前記デジタル回路および前記アナログ回路の入
出力信号同士を接続するかを選択することができるよう
にしたことを特徴とする。
するデジタル回路と、アナログ信号を処理するアナログ
回路とを同一集積回路基板内に有する半導体集積回路に
おいて、前記デジタル回路の入出力信号と、前記アナロ
グ回路の入出力信号と、外部からの入出力信号とが接続
された選択回路を有し、前記選択回路に入力される制御
信号によって、前記デジタル回路と前記アナログ回路の
入出力信号を前記外部からの入出力信号と接続するか、
あるいは前記デジタル回路および前記アナログ回路の入
出力信号同士を接続するかを選択することができるよう
にしたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体集積回路のブロ
ック図である。
ック図である。
第１図において、本実施例が従来例と同一の機能を存す
る部分は、同一の番号を付している。
る部分は、同一の番号を付している。
全体チップ１内に、デジタル回路２とアナログ回路３と
が含まれ、デジタル回路２の入出力配線２３．２４は、
選択回路４を介して、入出力配線３３．３４によって、
アナログ回路３か、あるいは入出力配線４１．４２を介
して外部配線１６゜１７と接続される。
が含まれ、デジタル回路２の入出力配線２３．２４は、
選択回路４を介して、入出力配線３３．３４によって、
アナログ回路３か、あるいは入出力配線４１．４２を介
して外部配線１６゜１７と接続される。
次に動作について説明する。制御信号入力１５から通常
状態接続制御信号が入力された時、デジタル回路２の内
部°出力信号２３および内部入力信号２４は選択回路４
を介して配線３３および３４を通してアナログ回路３と
接続され、全体のチップ１は通常動作を行なう。
状態接続制御信号が入力された時、デジタル回路２の内
部°出力信号２３および内部入力信号２４は選択回路４
を介して配線３３および３４を通してアナログ回路３と
接続され、全体のチップ１は通常動作を行なう。
制御信号人力１５から試験状態接続制御信号が入力され
た時、デジタル回路２の内部出力信号２３および内部入
力信号２４は、選択回路４を介して、外部端子と接続さ
れる配線４１．４２の一部を通して、外部配線１８．１
７に接続される。同時にアナログ回路３に入力されるデ
ジタル信号３３およびアナログ回路から出力されるデジ
タル信号３４は、選択回路４を介して、外部端子と接続
される配線４１．４２の一部を通して、外部配線１６．
１７と接続される。これによって、試験状態時には、デ
ジタル回路２とアナログ回路３とが独立に試験すること
が可能となる。
た時、デジタル回路２の内部出力信号２３および内部入
力信号２４は、選択回路４を介して、外部端子と接続さ
れる配線４１．４２の一部を通して、外部配線１８．１
７に接続される。同時にアナログ回路３に入力されるデ
ジタル信号３３およびアナログ回路から出力されるデジ
タル信号３４は、選択回路４を介して、外部端子と接続
される配線４１．４２の一部を通して、外部配線１６．
１７と接続される。これによって、試験状態時には、デ
ジタル回路２とアナログ回路３とが独立に試験すること
が可能となる。
第２図は本発明の第２の実施例の半導体集積回路のブロ
ック図である。第２図において、本実施例は、前記第１
の実施例においてデジタル回路２とアナログ回路３とを
介する信号がデジタル信号であったのに対し、Ａ／Ｄ変
換器２８及びＤ／Ａ変換器２７をデジタル回路２側に内
蔵することによって、デジタル回路２とアナログ回路３
を介する信号をアナログ信号としたものである。したが
って、制御信号１５が通常動作状態を示す時、デジタル
回路２から出力されるアナログ信号２３あるいはデジタ
ル回路２に入力されるアナログ信号２６は、選択回路４
を介して、アナログ回路３の配線３５あるいは配線３６
に接続されて、通常状態となる。一方、制御信号１５が
試験状態を示す時、デジタル回路２からの出力アナログ
信号２５および出力デジタル信号２３は、選択回路４を
介して、デジタル出力配線４２およびアナログ出力配線
４５の一部に出力され、デジタル回路２への入力アナロ
グ信号２６および入力デジタル信号２４は選択回路４を
介して、デジタル入力配線４１およびアナログ入力配線
４４の一部と接続される。
ック図である。第２図において、本実施例は、前記第１
の実施例においてデジタル回路２とアナログ回路３とを
介する信号がデジタル信号であったのに対し、Ａ／Ｄ変
換器２８及びＤ／Ａ変換器２７をデジタル回路２側に内
蔵することによって、デジタル回路２とアナログ回路３
を介する信号をアナログ信号としたものである。したが
って、制御信号１５が通常動作状態を示す時、デジタル
回路２から出力されるアナログ信号２３あるいはデジタ
ル回路２に入力されるアナログ信号２６は、選択回路４
を介して、アナログ回路３の配線３５あるいは配線３６
に接続されて、通常状態となる。一方、制御信号１５が
試験状態を示す時、デジタル回路２からの出力アナログ
信号２５および出力デジタル信号２３は、選択回路４を
介して、デジタル出力配線４２およびアナログ出力配線
４５の一部に出力され、デジタル回路２への入力アナロ
グ信号２６および入力デジタル信号２４は選択回路４を
介して、デジタル入力配線４１およびアナログ入力配線
４４の一部と接続される。
第５図は第１図（又は第２図）のアナログ回路の特性上
問題がある場合に、チップの外でアナログ回路を個別部
品で構成したブロック図である。
問題がある場合に、チップの外でアナログ回路を個別部
品で構成したブロック図である。
第５図において、本例は、個別部品からなるアナログ回
路７は、アナログ出カフ３．アナログ人カフ４．デジタ
ル出カフ２．アナログ出カフ１が接続されており、その
他は第１図（又は第２図）と同様である。
路７は、アナログ出カフ３．アナログ人カフ４．デジタ
ル出カフ２．アナログ出カフ１が接続されており、その
他は第１図（又は第２図）と同様である。
以上説明したように、本発明は、デジタル回路とアナロ
グ回路との混在する半導体集積回路において、デジタル
回路とアナログ回路との間に選択回路を設け、各々の入
出力信号を互いの入出力信号の接続かあるいは外部端子
と接続するかを選択するようにしたため、デジタル回路
とアナログ回路とを独立に試験するここができるように
なり、チップに不具合が生じた場合に、デジタル回路の
チップとアナログ回路のチップとを別々に作って動作確
認するという必要がなく、容易にデジタル回路およびア
ナログ回路の試験を行なうことができるという効果があ
り、特にアナログ回路の特性上に問題がある場合には、
第５図に示すように、アナログ回路７を個別部品で構成
することによって、デジタル回路として全体チップ１を
用い、アナログ回路の個別回路の特性改善の必要量を見
積ることができるという効果もある。
グ回路との混在する半導体集積回路において、デジタル
回路とアナログ回路との間に選択回路を設け、各々の入
出力信号を互いの入出力信号の接続かあるいは外部端子
と接続するかを選択するようにしたため、デジタル回路
とアナログ回路とを独立に試験するここができるように
なり、チップに不具合が生じた場合に、デジタル回路の
チップとアナログ回路のチップとを別々に作って動作確
認するという必要がなく、容易にデジタル回路およびア
ナログ回路の試験を行なうことができるという効果があ
り、特にアナログ回路の特性上に問題がある場合には、
第５図に示すように、アナログ回路７を個別部品で構成
することによって、デジタル回路として全体チップ１を
用い、アナログ回路の個別回路の特性改善の必要量を見
積ることができるという効果もある。
第１図は本発明の第１の実施例の半導体集積回路のブロ
ック図、第２図は本発明の第２の実施例のブロック図、
第３図は従来例を示す構成図、第４図は第３図の従来例
の問題点を説明するブロック図、第５図は第１図又は第
２図の効果を説明するためのブロック図である。 １・・・全体チップ、２・・・デジタル回路、３・・・
アナログ回路、４・・・選択回路、５・・・デジタルチ
ップ、６・・・アナログチップ、７・・・個別部品アナ
ログ回路、１１・・・全体チップデジタル入力、１２・
・・全体チップデジタル出力、１３・・・全体チップア
ナログ出力、１４・・・全体チップアナログ入力、１５
・・・全体チップ制御信号入力、１６・・・全体チップ
試験デジタル入力、１７・・・全体チップ試験デジタル
回路２側 力、１８・・・全体チップ試験アナログ入力、１９・・
・全体チップ試験アナログ出力、２１・・・デジタル回
路外部入力、２２・・・デジタル回路外部出力、２３・
・・デジタル回路内部デジタル出力、２４・・・デジタ
ル回路内部デジタル入力、２５・・・デジタル回路内部
アナログ出力、２６・・・デジタル回路内部アナログ入
力、３１・・・アナログ回路外部アナログ出力、３２・
・・アナログ回路外部アナログ入力、３３・・・アナロ
グ回路内部デジタル入力、３４・・・アナログ回路内部
デジタル出力、３５・・・アナログ回路内蔵Ｄ／Ａ変換
器、３６・・・アナログ回路内蔵Ａ／Ｄ変換器、４１・
・・選択回路外部デジタル入力、４２・・・選択回路外
部デジタル出力、４３・・・選択回路制御信号入力、４
４・・・選択回路外部アナログ入力、４５・・・選択回
路外部アナログ出力、７１・・・個別部品アナログ回路
デジタル入力、７２・・・個別部品アナログ回路デジタ
ル出力、７３・・・個別部品アナログ回路アナログ出力
、７４・・・個別部品アナログ回路アナログ入力。
ック図、第２図は本発明の第２の実施例のブロック図、
第３図は従来例を示す構成図、第４図は第３図の従来例
の問題点を説明するブロック図、第５図は第１図又は第
２図の効果を説明するためのブロック図である。 １・・・全体チップ、２・・・デジタル回路、３・・・
アナログ回路、４・・・選択回路、５・・・デジタルチ
ップ、６・・・アナログチップ、７・・・個別部品アナ
ログ回路、１１・・・全体チップデジタル入力、１２・
・・全体チップデジタル出力、１３・・・全体チップア
ナログ出力、１４・・・全体チップアナログ入力、１５
・・・全体チップ制御信号入力、１６・・・全体チップ
試験デジタル入力、１７・・・全体チップ試験デジタル
回路２側 力、１８・・・全体チップ試験アナログ入力、１９・・
・全体チップ試験アナログ出力、２１・・・デジタル回
路外部入力、２２・・・デジタル回路外部出力、２３・
・・デジタル回路内部デジタル出力、２４・・・デジタ
ル回路内部デジタル入力、２５・・・デジタル回路内部
アナログ出力、２６・・・デジタル回路内部アナログ入
力、３１・・・アナログ回路外部アナログ出力、３２・
・・アナログ回路外部アナログ入力、３３・・・アナロ
グ回路内部デジタル入力、３４・・・アナログ回路内部
デジタル出力、３５・・・アナログ回路内蔵Ｄ／Ａ変換
器、３６・・・アナログ回路内蔵Ａ／Ｄ変換器、４１・
・・選択回路外部デジタル入力、４２・・・選択回路外
部デジタル出力、４３・・・選択回路制御信号入力、４
４・・・選択回路外部アナログ入力、４５・・・選択回
路外部アナログ出力、７１・・・個別部品アナログ回路
デジタル入力、７２・・・個別部品アナログ回路デジタ
ル出力、７３・・・個別部品アナログ回路アナログ出力
、７４・・・個別部品アナログ回路アナログ入力。
Claims (1)
- デジタル信号を処理するデジタル回路と、アナログ信号
を処理するアナログ回路とを同一集積回路基板内に有す
る半導体集積回路において、前記デジタル回路の入出力
信号と前記アナログ回路の入出力信号と外部からの入出
力信号とが接続された選択回路を有し、前記選択回路に
入力される制御信号によって、前記デジタル回路と前記
アナログ回路の入出力信号を前記外部からの入出力信号
と接続するか、あるいは前記デジタル回路および前記ア
ナログ回路の入出力信号同士を接続するかを選択するこ
とができるようにしたことを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30344490A JPH04176164A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30344490A JPH04176164A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04176164A true JPH04176164A (ja) | 1992-06-23 |
Family
ID=17921070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30344490A Pending JPH04176164A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04176164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001515238A (ja) * | 1997-08-28 | 2001-09-18 | シーメンス アクチエンゲゼルシヤフト | フルカスタムタイミングドメインおよびセミカスタムタイミングドメインに対するインタフェース回路 |
-
1990
- 1990-11-08 JP JP30344490A patent/JPH04176164A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001515238A (ja) * | 1997-08-28 | 2001-09-18 | シーメンス アクチエンゲゼルシヤフト | フルカスタムタイミングドメインおよびセミカスタムタイミングドメインに対するインタフェース回路 |
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