JPH0578205B2 - - Google Patents
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- JPH0578205B2 JPH0578205B2 JP2220937A JP22093790A JPH0578205B2 JP H0578205 B2 JPH0578205 B2 JP H0578205B2 JP 2220937 A JP2220937 A JP 2220937A JP 22093790 A JP22093790 A JP 22093790A JP H0578205 B2 JPH0578205 B2 JP H0578205B2
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- transistor
- transistors
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- npn
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- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 239000002131 composite material Substances 0.000 description 17
- 230000000295 complement effect Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、複合PNPトランジスタに関し、特
にNPNトランジスタ及びＰチヤンネル接合型電
界効果トランジスタを用いた複合PNPトランジ
スタに関する。
にNPNトランジスタ及びＰチヤンネル接合型電
界効果トランジスタを用いた複合PNPトランジ
スタに関する。
［従来の技術］
標準的なバイポーラ集積回路技術によつて、高
速な垂直NPNトランジスタを製造する。この
NPNトランジスタは、以下の工程に従つて製造
される。まず、Ｐ型ベース領域をＮ型エピタキシ
ヤル層内に拡散し、次いで、Ｎ型エミツタ領域を
上記Ｐ型ベース領域内に拡散する。しかし、通
常、標準的なバイポーラ集積回路技術では、リソ
グラフイ手段によつて形成されたＮ型ベース領域
のある低速なラテラルPNPトランジスタ、又は、
コレクタがＰ型基板である低速なサブストレート
PNPトランジスタが製造されるだけである。こ
れら低速PNPトランジスタは、垂直NPNトラン
ジスタと相補的と考えられている。この理由は、
これらのトランジスタが、共に、所定の限られた
設計構成で使用されるからである。しかし、エミ
ツタ・ベース接合の飽和電流Isが互いに等しくな
いという点で、これら低速PNPトランジスタは、
正確にはNPNトランジスタと相補的であるとい
えない。従つて、これらPNP及びNPNトランジ
スタ間の電流・電圧特性は一致せず、これらのト
ランジスタを使用して所定の望ましい相補的設計
構成を得ることはできなかつた。
速な垂直NPNトランジスタを製造する。この
NPNトランジスタは、以下の工程に従つて製造
される。まず、Ｐ型ベース領域をＮ型エピタキシ
ヤル層内に拡散し、次いで、Ｎ型エミツタ領域を
上記Ｐ型ベース領域内に拡散する。しかし、通
常、標準的なバイポーラ集積回路技術では、リソ
グラフイ手段によつて形成されたＮ型ベース領域
のある低速なラテラルPNPトランジスタ、又は、
コレクタがＰ型基板である低速なサブストレート
PNPトランジスタが製造されるだけである。こ
れら低速PNPトランジスタは、垂直NPNトラン
ジスタと相補的と考えられている。この理由は、
これらのトランジスタが、共に、所定の限られた
設計構成で使用されるからである。しかし、エミ
ツタ・ベース接合の飽和電流Isが互いに等しくな
いという点で、これら低速PNPトランジスタは、
正確にはNPNトランジスタと相補的であるとい
えない。従つて、これらPNP及びNPNトランジ
スタ間の電流・電圧特性は一致せず、これらのト
ランジスタを使用して所定の望ましい相補的設計
構成を得ることはできなかつた。
［発明が解決しようとする課題］
いくつかのバイポーラ集積回路により、Ｐチヤ
ンネルJFET（接合型電界効果トランジスタ）が
構成される。ＰチヤンネルFETは、垂直NPNト
ランジスタの周波数特性は持つていないが、ラテ
ラルPNPトランジスタに比べて格段に優れてい
る。しかし、これらの素子も相補的ではない。な
ぜなら、飽和電流及び電流・電圧特性がNPNト
ランジスタと異なつているからである。従つて、
JFETの高速性を維持し、更に、垂直NPNトラ
ンジスタの電流・電圧特性と相補的な複合PNP
トランジスタが要求されている。
ンネルJFET（接合型電界効果トランジスタ）が
構成される。ＰチヤンネルFETは、垂直NPNト
ランジスタの周波数特性は持つていないが、ラテ
ラルPNPトランジスタに比べて格段に優れてい
る。しかし、これらの素子も相補的ではない。な
ぜなら、飽和電流及び電流・電圧特性がNPNト
ランジスタと異なつているからである。従つて、
JFETの高速性を維持し、更に、垂直NPNトラ
ンジスタの電流・電圧特性と相補的な複合PNP
トランジスタが要求されている。
従つて、本発明の目的は、NPNトランジスタ
と相補的な電流・電圧特性を有する高速な複合
PNPトランジスタを提供することにある。
と相補的な電流・電圧特性を有する高速な複合
PNPトランジスタを提供することにある。
［課題を解決するための手段及び作用］
本発明に関わる相補的複合PNPトランジスタ
は、理想的なPNPトランジスタを形成するため
に接続したＰチヤンネルJFET及び演算増幅器
（増幅手段）を含んでいる。演算増幅器の非反転
入力端は、複合トランジスタのベースを構成し、
JFETのドレインは、複合トランジスタのコレク
タを構成している。コレクタ及びベース間を接続
した、即ち、ダイオード接続したNPNトランジ
スタ（ダイオード手段）のアノードは、複合トラ
ンジスタのエミツタを構成し、一方、カソード
は、JFETのソースと接続している。ダイオード
接続したNPNトランジスタは、複合PNPトラン
ジスタに相補的な電流・電圧特性をもたらす。な
ぜなら、複合PNPトランジスタの飽和電流及び
相互コンダクタンスgmが、NPNトランジスタの
それらの等しくなるからである。
は、理想的なPNPトランジスタを形成するため
に接続したＰチヤンネルJFET及び演算増幅器
（増幅手段）を含んでいる。演算増幅器の非反転
入力端は、複合トランジスタのベースを構成し、
JFETのドレインは、複合トランジスタのコレク
タを構成している。コレクタ及びベース間を接続
した、即ち、ダイオード接続したNPNトランジ
スタ（ダイオード手段）のアノードは、複合トラ
ンジスタのエミツタを構成し、一方、カソード
は、JFETのソースと接続している。ダイオード
接続したNPNトランジスタは、複合PNPトラン
ジスタに相補的な電流・電圧特性をもたらす。な
ぜなら、複合PNPトランジスタの飽和電流及び
相互コンダクタンスgmが、NPNトランジスタの
それらの等しくなるからである。
［実施例］
第１図は、本発明による相補的複合PNPトラ
ンジスタを示す回路図である。相補的複合PNP
トランジスタ１０には、ベース端１２、エミツタ
端１４、及びコレクタ端１６がある。この相補的
複合PNPトランジスタ１０は、増幅手段である
演算増幅器２０、ダイオード手段であるダイオー
ド接続されたNPNトランジスタ１８、及びＰチ
ヤンネルJFET２２を含んでいる。ダイオード接
続されたNPNトランジスタ１８は、上記エミツ
タ端１４に接続されたアノードと、端子２４に接
続されたカソードとを有している。Ｐチヤンネル
JFET２４のソースは端子２４に接続され、ゲー
トは接続線２６に接続され、ドレインはコレクタ
端１６に接続されている。演算増幅器２０の非反
転入力端はベース端１２に接続され、反転入力端
は端子２４に接続され、出力端は接続線２６に接
続されている。
ンジスタを示す回路図である。相補的複合PNP
トランジスタ１０には、ベース端１２、エミツタ
端１４、及びコレクタ端１６がある。この相補的
複合PNPトランジスタ１０は、増幅手段である
演算増幅器２０、ダイオード手段であるダイオー
ド接続されたNPNトランジスタ１８、及びＰチ
ヤンネルJFET２２を含んでいる。ダイオード接
続されたNPNトランジスタ１８は、上記エミツ
タ端１４に接続されたアノードと、端子２４に接
続されたカソードとを有している。Ｐチヤンネル
JFET２４のソースは端子２４に接続され、ゲー
トは接続線２６に接続され、ドレインはコレクタ
端１６に接続されている。演算増幅器２０の非反
転入力端はベース端１２に接続され、反転入力端
は端子２４に接続され、出力端は接続線２６に接
続されている。
端子２４のソース電圧がベース端１２の電圧と
等しくなるように、演算増幅器２０により、Ｐチ
ヤンネルJFET２２のゲート電圧は、制御され
る。周知の如く、端子２４での電圧追従動作の精
度は、演算増幅器２０のオープン・ループ・ゲイ
ンに依存する。演算増幅器２０及びＰチヤンネル
JFET２２の配置により、理想的なPNPトランジ
スタが形成される。このPNPトランジスタでは、
端子２４がエミツタとなり、通常のPNPトラン
ジスタのように、エミツタからコレクタへ電流が
流れる。しかし、この理想PNPトランジスタに
は、エミツタ電圧に対する基準がない。従つて、
ダイオード接続されたNPNトランジスタ１８を
付加することにより、エミツタ端１４及びベース
端１２間の電圧は、通常のPNPトランジスタの
それ（エミツタ・ベース電圧）と等しくなる。エ
ミツタ・ベース電圧は、NPNトランジスタ１８
を通過する飽和電流Isにより定められる。演算増
幅器２０の電圧利得が大きければ、複合PNPト
ランジスタ１０の実際の飽和電流Isは、NPNト
ランジスタ１８の飽和電流Isと等しい。更に、複
合PNPトランジスタ１０の相互コンダクタンス
gmは、同一電流で動作するNPNトランジスタの
相互コンダクタンスと等しい。
等しくなるように、演算増幅器２０により、Ｐチ
ヤンネルJFET２２のゲート電圧は、制御され
る。周知の如く、端子２４での電圧追従動作の精
度は、演算増幅器２０のオープン・ループ・ゲイ
ンに依存する。演算増幅器２０及びＰチヤンネル
JFET２２の配置により、理想的なPNPトランジ
スタが形成される。このPNPトランジスタでは、
端子２４がエミツタとなり、通常のPNPトラン
ジスタのように、エミツタからコレクタへ電流が
流れる。しかし、この理想PNPトランジスタに
は、エミツタ電圧に対する基準がない。従つて、
ダイオード接続されたNPNトランジスタ１８を
付加することにより、エミツタ端１４及びベース
端１２間の電圧は、通常のPNPトランジスタの
それ（エミツタ・ベース電圧）と等しくなる。エ
ミツタ・ベース電圧は、NPNトランジスタ１８
を通過する飽和電流Isにより定められる。演算増
幅器２０の電圧利得が大きければ、複合PNPト
ランジスタ１０の実際の飽和電流Isは、NPNト
ランジスタ１８の飽和電流Isと等しい。更に、複
合PNPトランジスタ１０の相互コンダクタンス
gmは、同一電流で動作するNPNトランジスタの
相互コンダクタンスと等しい。
第２図は、本発明に関わる相補的複合PNPト
ランジスタを集積化した場合の一実施例を示す回
路図である。この実施例では、演算増幅器２０
は、NPNトランジスタ３０，３２の対を含む差
動増幅器２０′に置換されている。NPNトランジ
スタ３０，３２のエミツタは、抵抗３４により構
成される定電流源に共通接続される。NPNトラ
ンジスタ３０のベースは、ベース端１２を構成
し、NPNトランジスタ３２のベースは、Ｐチヤ
ンネルJFET２２のソースに接続され、NPNト
ランジスタ３２のコレクタは、Ｐチヤンネル
JFET２２のゲートに接続される。負荷抵抗２８
は、差動増幅器２０′の利得を決める。ところで、
第２図の実施例は、ＰチヤンネルJFET２２の好
ましい特徴である高速性を維持している点に留意
されたい。この理由は、トランジスタ３０，３２
が、高速NPNトランジスタであるためであり、
また、抵抗２８，３４により、増幅機能を実現す
るために必要な構成要素の数が最少となることに
より、寄生容量が減少されるためである。
ランジスタを集積化した場合の一実施例を示す回
路図である。この実施例では、演算増幅器２０
は、NPNトランジスタ３０，３２の対を含む差
動増幅器２０′に置換されている。NPNトランジ
スタ３０，３２のエミツタは、抵抗３４により構
成される定電流源に共通接続される。NPNトラ
ンジスタ３０のベースは、ベース端１２を構成
し、NPNトランジスタ３２のベースは、Ｐチヤ
ンネルJFET２２のソースに接続され、NPNト
ランジスタ３２のコレクタは、Ｐチヤンネル
JFET２２のゲートに接続される。負荷抵抗２８
は、差動増幅器２０′の利得を決める。ところで、
第２図の実施例は、ＰチヤンネルJFET２２の好
ましい特徴である高速性を維持している点に留意
されたい。この理由は、トランジスタ３０，３２
が、高速NPNトランジスタであるためであり、
また、抵抗２８，３４により、増幅機能を実現す
るために必要な構成要素の数が最少となることに
より、寄生容量が減少されるためである。
他の実施例として、差動増幅器２０′の抵抗３
４をトランジスタ電流源に置換し、負荷抵抗２８
を能動トランジスタ負荷に置換することができ
る。また、消費電力及び回路規模の増大という犠
牲を払うことを除けば、もつと複雑な増幅器を使
用することが可能である。
４をトランジスタ電流源に置換し、負荷抵抗２８
を能動トランジスタ負荷に置換することができ
る。また、消費電力及び回路規模の増大という犠
牲を払うことを除けば、もつと複雑な増幅器を使
用することが可能である。
以上本発明の好適実施例について説明したが、
本発明は上述の実施例のみに限定されるものでは
なく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更が可能である。
本発明は上述の実施例のみに限定されるものでは
なく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更が可能である。
［発明の効果］
以上、説明したように、本発明によれば、演算
増幅器及びＰチヤンネルJFETを組み合わせるこ
とにより、ＰチヤンネルJFETの高速性を有した
理想PNPトランジスタを形成できる。これにダ
イオード手段を付加することにより、NPNトラ
ンジスタと相補的な電流・電圧特性が得られる。
従つて、NPNトランジスタと相補的な電流・電
圧特性を有する高速な複合PNPトランジスタを
実現できる。
増幅器及びＰチヤンネルJFETを組み合わせるこ
とにより、ＰチヤンネルJFETの高速性を有した
理想PNPトランジスタを形成できる。これにダ
イオード手段を付加することにより、NPNトラ
ンジスタと相補的な電流・電圧特性が得られる。
従つて、NPNトランジスタと相補的な電流・電
圧特性を有する高速な複合PNPトランジスタを
実現できる。
第１図は、本発明に関わる相補的PNPトラン
ジスタを示す回路図、第２図は、本発明の一実施
例を示す回路図である。 １２……ベース端、１４……エミツタ端、１６
……コレクタ端、１８……ダイオード手段、２
０，２０′……増幅手段、２２……Ｐチヤンネル
JFET。
ジスタを示す回路図、第２図は、本発明の一実施
例を示す回路図である。 １２……ベース端、１４……エミツタ端、１６
……コレクタ端、１８……ダイオード手段、２
０，２０′……増幅手段、２２……Ｐチヤンネル
JFET。
Claims (1)
- 【特許請求の範囲】 １ コレクタ端にドレインが結合されたＰチヤン
ネルJFETと、 エミツタ端にアノードが結合されると共に、上
記ＰチヤンネルJFETのソースにカソードが接続
されたダイオード手段と、 ベース端に非反転入力端が接続され、上記Ｐチ
ヤンネルJFETの上記ソースに反転入力端が接続
され、上記ＰチヤンネルJFETのゲートに出力端
子が接続された増幅手段と を具えた複合PNPトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US397213 | 1989-08-23 | ||
| US07/397,213 US4994694A (en) | 1989-08-23 | 1989-08-23 | Complementary composite PNP transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108756A JPH03108756A (ja) | 1991-05-08 |
| JPH0578205B2 true JPH0578205B2 (ja) | 1993-10-28 |
Family
ID=23570284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2220937A Granted JPH03108756A (ja) | 1989-08-23 | 1990-08-22 | 複合ｐｎｐトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4994694A (ja) |
| JP (1) | JPH03108756A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191321A (en) * | 1990-05-09 | 1993-03-02 | Motorola, Inc. | Single cell bimos electroluminescent display driver |
| DE69326771T2 (de) * | 1993-12-07 | 2000-03-02 | Stmicroelectronics S.R.L., Agrate Brianza | Ausgangstufe mit Transistoren von unterschiedlichem Typ |
| CN1145724C (zh) | 1999-04-14 | 2004-04-14 | 纳幕尔杜邦公司 | 织物盘和泡制设备 |
| KR100682059B1 (ko) * | 2005-02-24 | 2007-02-15 | 삼성전자주식회사 | 초 저전력 과전압 보호회로 |
| US7790565B2 (en) * | 2006-04-21 | 2010-09-07 | Corning Incorporated | Semiconductor on glass insulator made using improved thinning process |
| TW200836474A (en) * | 2007-02-27 | 2008-09-01 | Advanced Analog Technology Inc | Power transistor circuit with high-voltage endurance and method thereof |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3531656A (en) * | 1967-10-06 | 1970-09-29 | Systron Donner Corp | Precision rectifier circuit |
| US4480201A (en) * | 1982-06-21 | 1984-10-30 | Eaton Corporation | Dual mode power transistor |
| JPS6016726A (ja) * | 1983-07-09 | 1985-01-28 | Nippon Shirikonikusu Kk | アナログスイツチ |
| JPH0693618B2 (ja) * | 1985-11-01 | 1994-11-16 | 株式会社豊田自動織機製作所 | スイッチング素子の駆動装置 |
| US4636665A (en) * | 1985-12-02 | 1987-01-13 | Motorola, Inc. | BIMOS memory sense amplifier |
| JPS63182913A (ja) * | 1987-01-23 | 1988-07-28 | Omron Tateisi Electronics Co | 電界効果トランジスタの駆動回路 |
| JPS63185220A (ja) * | 1987-01-28 | 1988-07-30 | Mitsubishi Electric Corp | カスコ−ド形ＢｉＭＯＳの駆動回路 |
| US4730124A (en) * | 1987-02-11 | 1988-03-08 | Tektronix, Inc. | High transconductance composite PNP transistor |
| US4868421A (en) * | 1987-02-24 | 1989-09-19 | Fairchild Semiconductor Corporation | Bimos circuit that provides low power dissipation and high transient drive capability |
| JPS63232520A (ja) * | 1987-03-20 | 1988-09-28 | Hitachi Ltd | 負荷駆動回路 |
| JPS63246027A (ja) * | 1987-03-31 | 1988-10-13 | Nec Corp | 電磁リレ−の駆動回路 |
| JPH01133414A (ja) * | 1987-11-18 | 1989-05-25 | Mitsubishi Electric Corp | カスコードＢｉＭＯＳ駆動回路 |
| US4916338A (en) * | 1988-12-12 | 1990-04-10 | Tektronix, Inc. | FET buffer amplifier |
-
1989
- 1989-08-23 US US07/397,213 patent/US4994694A/en not_active Expired - Lifetime
-
1990
- 1990-08-22 JP JP2220937A patent/JPH03108756A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03108756A (ja) | 1991-05-08 |
| US4994694A (en) | 1991-02-19 |
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