JPH01133414A - カスコードＢｉＭＯＳ駆動回路 - Google Patents

カスコードＢｉＭＯＳ駆動回路

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JPH01133414A
JPH01133414A JP62292708A JP29270887A JPH01133414A JP H01133414 A JPH01133414 A JP H01133414A JP 62292708 A JP62292708 A JP 62292708A JP 29270887 A JP29270887 A JP 29270887A JP H01133414 A JPH01133414 A JP H01133414A
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bipolar transistor
cascode
bimos
mosfet
turned
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JP62292708A
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Mitsuharu Tabata
光晴 田畑
Majiyuumudaaru Goorabu
ゴーラブ　マジユームダール
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Original Assignee
Mitsubishi Electric Corp
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  • Electronic Switches (AREA)
  • Bipolar Transistors (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にスイッチング手段であ
るカスコードＢ１ＭＯＳを駆動する回路に関するもので
ある。
〔従来の技術〕
第４図は従来のカスコードＢｉＭＯＳ駆動回路を示す回
路図であり、第４図において、１はバイポーラトランジ
スタ、２はＭＯＳ　Ｆ　ＥＴ、３は第１の出力端子、４
は第２の出力端子、５はバイポーラトランジスタのベー
スと接続された第１の制御端子、６はＭＯＳＦＥＴ２と
接続された第２の制御端子、７はバイポーラトランジス
タｌとＭＯＳＦＥＴ２とから成るカスコードＢｉＭＯＳ
，８は過電圧吸収手段又はスイッチング手段、９はＭＯ
ＳＦＥＴ、１０は第３の制御端子である。
上記カスコードＢｉＭＯＳにおいては、パイボ−ラトラ
ンジスタ１のエミッタとＭＯＳ　Ｆ　ＥＴ　２のドレイ
ンとが接続され、バイポーラトランジスタ１のコレクタ
は第１の出力端子３に接続され、ＭＯＳ　Ｆ　ＥＴ　２
のソースは第２の出力端子４に接続され、バイポーラト
ランジスタ１のベースは第１の制御端子５に接続され、
ＭＯＳＦＥＴ２のソースは第２の制御端子６に接続され
ている。また、バイポーラトランジスタ１のベースとＭ
ＯＳＦＥＴ２のソースとが過電圧吸収手段又はスイッチ
ング手段８を通して接続され、バイポーラトランジスタ
１のコレクタとＭＯＳ　Ｆ　ＥＴ　９のドレインとが接
続され、バイポーラトランジスタ１のベースとＭＯＳ　
Ｆ　ＥＴ　９のソースとが接続されている。
次に動作について、まず、８として過電圧吸収手段を使
った場合について説明する。ＭＯＳＦＥＴ２をターンオ
ンし、ＭＯ３ＦＥ丁９をターンオンすると、出力端子３
からＭＯＳ　Ｆ　ＥＴ　９、バイポーラトランジスタ１
のベースを抜け、ＭＯＳＦＥＴ２を通って出力端子４へ
抜ける電流パスができるため、バイポーラトランジスタ
１がターンオンし、出力端子３からバイポーラトランジ
スタ１、ＭＯＳＦＥＴ２を通して出力端子４へと抜ける
電流パスができ、このカスコードＢｉＭＯＳ７はターン
オンする。このとき、過電圧吸収手段８に印加する電゛
圧は制限電圧以下であるとする。
次に、ＭＯＳＦＥＴ２およびＭＯＳＦＥＴ９をターンオ
フすると、出力端子３から出力端子４ヘバイポーラトラ
ンジスタ１とＭＯＳＦＥＴ２を通って流れていた電流は
ＭＯＳＦＥＴ２がターンオフしたことにより行き場所を
失い、ＭＯＳＦＥＴ２のドレイン・ソース間電圧は上昇
する。このとき、バイポーラトランジスタ１には相当量
の蓄積電荷が蓄えられているため、バイポーラトランジ
スタ１のベース・エミッタ間は導通状況にあり、このた
め、バイポーラトランジスタ１のベースとＭＯＳＦＥＴ
２のソースどの間の電圧が上昇する。
この電圧が過電圧吸収手段又はスイッチング手段８の制
限電圧を越えると、過電圧吸収手段８は電流を流し始め
る。過電圧吸収手段又はスイッチング手段８の導通によ
り、バイポーラトランジスタ１のコレクタからバイポー
ラトランジスタ１のベースを通り、過電圧吸収手段８を
抜けてＭＯＳＦＥＴ２のソースへと電流の流れるパスが
できる。
このとき流れる電流により、バイポーラトランジスタｌ
の蓄積電荷は急速に放電され、ついにはバイポーラトラ
ンジスタ１はターンオフし、出力端子３・４間はターン
オフする。このとき、出力端子３・４間にかかる電圧は
バイポーラトランジスタ１とＭＯＳＦＥＴ２とにかかる
ことになる。
以上の動作を繰り返すことにより、カスコードＢｉＭＯ
Ｓ７はターンオン、ターンオフを繰り返す。
次に過電圧吸収手段をスイッチング手段に置き換えた場
合の動作について説明する。これまでの過電圧吸収手段
を使った場合の動作において、過電圧吸収手段の両端に
制限電圧以上の電圧が印加し、過電圧吸収手段が導通す
る期間は、カスコードＢｉＭＯＳ７のスイッチングのタ
イミングに対して決まっている。そこで、過電圧吸収手
段が導通する期間には、過電圧吸収手段の代わりに置か
れたスイッチング手段８をオンしており、逆に過電圧吸
収手段に電圧が印加されていながら導通しない期間、す
なわちカスコードＢｉＭＯＳ７がオンしている期間には
、スイッチング手段８がオフしているようにスイッチン
グ手段８を駆動することによって過電圧吸収手段に要求
される動作をなし、もって過電圧吸収手段を使った場合
と同様にカスコードＢｉＭＯＳ７をオン・オフする。
〔発明が解決しようとする問題点〕
従来のカスコードＢｉＭＯＳ７の駆動回路は以上のよう
に構成されているので、ＭＯＳ　Ｆ　ＥＴ　９はバイポ
ーラトランジスタｌと同程度の耐圧が必要となり、特に
高耐圧の場合には、ＭＯＳＦＥＴ９の必要とするチップ
面積はバイポーラトランジスタ１の必要とするチップ面
積に対しきわめて大きなものとなり、このため、駆動用
のＭＯＳＦＥＴ・９の入力容量がきわめて大きなものと
なり、またコストもかかる。また、過電圧吸収手段又は
スイッチング手段８は、カスコードＢｉＭＯＳ７のター
ンオフ時にカスコードＢｉＭＯＳ７のオン時のコレクタ
電流程度の電流を流す必要上、カスコードＢｉＭＯＳ７
のコレクタ・ソース間すなわち出力端子３・４間のオン
抵抗に相当する程度の低オン抵抗でなくではならず、こ
れがＭＯＳ　Ｆ　ＥＴ９と共にカスコードＢ１ＭＯＳ７
に対するカスコード］３１ＭＯ３駆動回路のコストをき
わめて大きなものとしていた。さらに、バイポーラトラ
ンジスタ１の急峻なターンオフによって各端子に生じる
サージ電圧を抑えるため、ＭＯＳＦＥＴ９のターンオフ
タイミングをＭＯＳＦＥＴ２のターンオフタイミングよ
りわずかに遅らせて、カスコードＢｉＭＯＳ７全体とし
てのターンオフ速度をゆるやかにするための駆動回路上
の操作が必要であった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、チップ面積が小さくでき、抵抗
コストで、かつターンオフ時のサージ電圧を抑制できる
簡便なカスコードＢｉＭＯ８駆動回路を得ることにある
。
〔問題点を解決するための手段〕
このような目的を達成するために本発明は、バイポーラ
トランジスタとＭＯＳＦＥＴとから成り、バイポーラト
ランジスタのエミッタとＭＯＳＦＥＴのドレインとを接
続し、バイポーラトランジスタのコレクタを第１の出力
端子に接続し、ＭＯＳＦＥＴのソースを第２の出力端子
に接続し、バイポーラトランジスタのベースを第１の制
御端子に接続し、ＭＯＳ　Ｆ　ＥＴのゲートを第２の制
御端子に接続したカスコードＢｉＭＯＳを駆動する回路
において、一方がバイポーラトランジスタのベースに接
続され他方がＭＯＳ　Ｆ　ＥＴのソースに接続された過
電圧吸収手段又はスイッチング手段と、コレクタがバイ
ポーラトランジスタのコレクタに接続されエミッタがバ
イポーラトランジスタのベースに接続されたＩ　ＧＢＴ
とを設けるようにしたものである。
Ｃ作用〕 本発明によるカスコードＢｉＭＯＳ駆動回路においては
、コレクタがバイポーラトランジスタのコレクタに接続
されエミッタがバイポーラトランジスタのベースに接続
されたＩ　Ｇ　Ｅ　Ｔ　（ＩｎｓｕｌａｔｅｄＧａｔｅ
　Ｂｉｐｏｌｅｒ　Ｔｒａｎｓｉｓｔｏｒ）を設けたこ
とにより、高耐圧、低オン抵抗かつ低コストにすると共
に、Ｉ　ＧＢＴがターンオフのときゆるやかにターンオ
フするというテイル減少によって、カスコードＢｉＭＯ
Ｓのきわめて急峻なターンオフが抑制されるため、ＩＧ
ＢＴとＭＯＳ　Ｆ　ＥＴを同時に駆動しても、各端子に
サージ電圧が生じ難くなる。また、過電圧吸収手段又は
スイッチング手段のオン期間からオフ期間までの間には
、両端に電圧が印加されず、オンでもオフでもよい期間
が存在するため、過電圧吸収手段又はスイッチング手段
のフォワードリカバリー又はターンオン時間がきわめて
小さい必要がある反面、ターンオフ時間は比較的長くて
もよいことになる。このことを利用して、過電圧吸収手
段又はスイッチング手段として上記Ｉ　ＧＢＴとは別の
第２のＩ　ＧＢＴを採用すれば、低コストかつ低オン抵
抗が実現される。さらに、第２のＩＧＢＴをｐチャネル
とするならば、上記ＩＧＢＴ、ＭＯＳＦＥＴと同一の駆
動出力による駆動も可能となる。
〔実施例〕
第１図は、本発明に係わるカスコードＢｔＭＯ８駆動回
路の一実施例を示す回路図であり、第１図において、１
１はＩ　ＧＢＴ、１２は第３の制御端子であり、カスコ
ードＢｉＭＯＳ７の構成・接続は従来の第４図の場合と
同様である。なお、第１図において第４図と同一部分又
は相当部分には同一符号が付しである。
このような構成において、バイポーラトランジスタ１の
ベースとＭＯＳ　Ｆ　ＥＴ　２のソースとが過電圧吸収
手段又はスイッチング手段８を通して接続され、バイポ
ーラトランジスタ１のコレクタとＩＧＢＴＩＩのコレク
タとが接続され、バイポーラトランジスタ１のベースと
ＩＧＢＴＩＩのエミッタとが接続されている。
第２図、第３図は特許請求の範囲第２項に対応する回路
図であり、過電圧吸収手段又はスイッチング手段８とし
てＩＧＢＴ８ａ、８ｂを採用し、各々のＩＧＢＴ８ａ、
８ｂをｎチャネル、ｐチャネルとし、コレクタ又はエミ
ッタをバイポーラトランジスタ１のベースに接続し、エ
ミッタ又はコレクタをＭＯＳＦＥＴ２のソースに接続し
たものである。第２図、第３図で１３は第４の制御端子
である。
次に、第１図の回路の動作について説明する。
まず、ターンオンについて説明する。カスコードＢｉＭ
ＯＳ７がオフのときは、バイポーラトランジスタ１．Ｍ
Ｏ３ＦＰ、Ｔ２．ＩＧＢＴＩＩはすべてオフ状態で、過
電圧吸収手段又はスイッチング手段８又は第２図、第３
図のＩＧＢＴ８ａ、８ｂ（以下単に「過電圧吸収手段８
」という）には電流がほとんど流れていない。カスコー
ドＢｉＭＯ８７の出力端子３，４にかかる電圧のほとん
どはバイポーラトランジスタ１とＩＧＢＴＩＩにかかっ
ている。この状態から、ＭＯ８ＦＥＴ２およびＩＧＢＴ
ＩＩをゲート信号の操作によってターンオンする。する
と、カスコードＢｉＭＯＳ７のプラス出力端子３からＩ
ＧＢＴＩＩのコレクタ、エミッタを通り、バイポーラト
ランジスタ１のベース、エミッタを通って、ＭＯＳ　Ｆ
　ＥＴ　２のドレインカラソースすなわちカスコードＢ
ｉＭＯＳ７のマイナス出力端子４へと抜ける電流路が形
成される。これにより、バイポーラトランジスタ１のベ
ースにキャリアが注入され、バイポーラトランジスタ１
はターンオンする。これにより、バイポーラトランジス
タ１のコレクタすなわちカスコードＢｉＭＯＳ７のプラ
ス出力端子３からエミッタを通り、ＭＯＳＦＥＴ２のド
レインからソースすなわちカスコードＢｉＭＯＳ７のマ
イナス出力端子４へと抜ける電流路が形成され、カスコ
ードＢｉＭＯＳ７はオン状態となる。以上の動作中およ
びオン状態の期間、過電圧吸収手段８にはほとんど電流
は流れない。
次にターンオフについて説明する。ＭＯＳＦＥＴ２およ
びＩＧＢＴＩＩをゲート信号の操作によりターンオフす
る。このとき、まずＭＯ５ＦＥＴ２がオフとなる。する
と、ＭＯＳ　Ｆ　ＥＴ　２のドレイン・ソース間電圧は
上昇するが、バイポーラトランジスタ１は、蓄積キャリ
アのため、まだオン状態であり、そのべ＝ス・エミッタ
間は正逆方向共に導通状態であるため、ＭＯＳＦＥＴ２
のドレイン・ソース間にかかる電圧はそのまま過電圧吸
収手段８にかかる。ここで、過電圧吸収手段８にかかる
電圧が十分に高くなる前に過電圧吸収手段８が電流を流
すようにしておくと、バイポーラトランジスタ１のコレ
クタ・エミッタ間に流れていた電流はバイポーラトラン
ジスタ１のコレクタからベースを通して過電圧吸収手段
８へと流れるようになる。このバイポーラトランジスタ
ｌのコレクタからベースへと流れる電流により、バイポ
ーラトランジスタ１の蓄積キャリアは急速に抜かれ、バ
イポーラトランジスタ１はターンオフする。バイポーラ
トランジスタ１がターンオフした時点で、ＩＧＢＴＩＩ
はまだテイル状態であり十分オフしきっておらず、これ
によって流れる電流によりバイポーラトランジスタ１の
非常に短い下降時間は緩和され、カスコードＢｉＭＯＳ
７の回路全体としての下降時間は、素子実装王道は難い
配線インダクタンスによるＬ（ｄｉ／ｄｔ）サージ電圧
のため実現が困難となる程には短い時間とならなくなる
。なお、オフ期間には、過電圧吸収手段８はオンでもオ
フでもかまわない、つまり、過電圧吸収手段８は非常に
高速なターンオンを必要とする反面、ターンオフについ
てはかなり遅くて構わないことになり、このことは過電
圧吸収手段８としてＩＧＢＴを使用することが有効であ
ることを意味する。
このように、ＩＧＢＴＩＩの使用により、チップ面積を
増大することなく高耐圧、低オン抵抗でかつ低コズトと
なるのみならず、そのテイル現象によってターンオフが
ゆるやかになり、サージ電圧も十分小さくなる。
〔発明の効果〕
以上説明したように本発明は、カスコードＢｉＭＯＳの
駆動をＩ　ＧＢＴによって行なうようにしたことにより
、ＭＯＳ　Ｆ　ＥＴによる駆動を不要とし、チップ面積
を増大することなく高耐圧、低オン抵抗でかつ低コスト
の駆動回路を得ることができる効果がある。また、小型
で低オン抵抗であることにより、駆動電力が少なくなる
効果がある。
【図面の簡単な説明】
第１図は本発明に係わるカスコードＢｉＭＯＳ駆動回路
の一実施例を示す回路図、第２図および第３図は特許請
求の範囲第２項に対応する回路図、第４図は従来のカス
コードＢｉＭＯＳ駆動回路を示す回路図である。 １・・・バイポーラトランジスタ、２・・・ＭＯＳＦＥ
Ｔ、３．４・・・出力端子、５．６．１２・・・制御端
子、７・・・カスコードＢ１ＭＯＳ、８・・・過電圧吸
収手段又はスイッチング手段、１１・・・ＩＧＢＴ。

Claims (2)

    【特許請求の範囲】
  1. （１）バイポーラトランジスタとＭＯＳＦＥＴとから成
    り、前記バイポーラトランジスタのエミッタと前記ＭＯ
    ＳＦＥＴのドレインとを接続し、前記バイポーラトラン
    ジスタのコレクタを第１の出力端子に接続し、前記ＭＯ
    ＳＦＥＴのソースを第２の出力端子に接続し、前記バイ
    ポーラトランジスタのベースを第１の制御端子に接続し
    、前記ＭＯＳＦＥＴのゲートを第２の制御端子に接続し
    たカスコードＢｉＭＯＳを駆動する回路において、一方
    が前記バイポーラトランジスタのベースに接続され他方
    が前記ＭＯＳＦＥＴのソースに接続された過電圧吸収手
    段又はスイッチング手段と、コレクタが前記バイポーラ
    トランジスタのコレクタに接続されエミッタが前記バイ
    ポーラトランジスタのベースに接続されたＩＧＢＴとを
    備えたことを特徴とするカスコードＢｉＭＯＳ駆動回路
    。
  2. （２）過電圧吸収手段又はスイッチング手段は、ＩＧＢ
    Ｔであることを特徴とする特許請求の範囲第１項記載の
    カスコードＢｉＭＯＳ駆動回路。
JP62292708A 1987-11-18 1987-11-18 カスコードＢｉＭＯＳ駆動回路 Pending JPH01133414A (ja)

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