JPH057894B2 - - Google Patents
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- Publication number
- JPH057894B2 JPH057894B2 JP58044742A JP4474283A JPH057894B2 JP H057894 B2 JPH057894 B2 JP H057894B2 JP 58044742 A JP58044742 A JP 58044742A JP 4474283 A JP4474283 A JP 4474283A JP H057894 B2 JPH057894 B2 JP H057894B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mos
- gain
- potential
- mosfet
- Prior art date
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- Expired - Lifetime
Links
- 238000005513 bias potential Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 101100491259 Oryza sativa subsp. japonica AP2-2 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はMOS FETを主な構成素子とするレ
ベルシフト回路に関する。
ベルシフト回路に関する。
集積回路に於ては、ある回路の出力の直流電位
をそれにより駆動される回路が動作する電位に移
動させるために、レベルシフト回路が用いられ
る。
をそれにより駆動される回路が動作する電位に移
動させるために、レベルシフト回路が用いられ
る。
MOS FET回路に於てレベルシフト回路とし
て従来用いられているのはソース・フオロワ回路
である。これを第１図に示す。第１図に於て、１
はMOS FETであり、２は定電流源、３，４は
定電圧源である。また５は入力端子であり、６は
出力端子である。MOS FET１が飽和状態にあ
るような入力電位の範囲でこのレベルシフト回路
は動作する。この時MOS FET１のゲート・ソ
ース間電圧をVGS１、閾値電圧をVT１とすると
ドレイン・ソース間を流れる電流IDS１は次式で
近似できる。
て従来用いられているのはソース・フオロワ回路
である。これを第１図に示す。第１図に於て、１
はMOS FETであり、２は定電流源、３，４は
定電圧源である。また５は入力端子であり、６は
出力端子である。MOS FET１が飽和状態にあ
るような入力電位の範囲でこのレベルシフト回路
は動作する。この時MOS FET１のゲート・ソ
ース間電圧をVGS１、閾値電圧をVT１とすると
ドレイン・ソース間を流れる電流IDS１は次式で
近似できる。
IDS１＝β（VGS１−VT１）2
ここでβは利得定数である。従つて定電流源２
の働きによりIDS１が一定に保たれているとVGS
１−VT１は一定となる。
の働きによりIDS１が一定に保たれているとVGS
１−VT１は一定となる。
さて、レベルシフト回路は、それが付加される
回路に対し、直流電位をシフトされる以外は何の
影響も与えないことが望ましい。従つて小信号利
得も１であることが望まれる。
回路に対し、直流電位をシフトされる以外は何の
影響も与えないことが望ましい。従つて小信号利
得も１であることが望まれる。
第１図の従来回路に於ては、もしVT１は一定
であればVGS１が一定に保たれるので、出力端
子６の電位は入力端子５の電位変化をそのまま反
映し、小信号利得は１である。
であればVGS１が一定に保たれるので、出力端
子６の電位は入力端子５の電位変化をそのまま反
映し、小信号利得は１である。
しかしながら、第１図の従来回路が集積回路に
用いられる場合、MOS FET１の基板は出力端
子６に接続することはできず接地等一定電位に接
続される。閾値電圧VT１はソース電極と基板間
の電圧VBSの関数であるから、基板が一定電位
の点で接続されていると、VT１は出力端子６の
電位の関数になる。従つてVT１は一定に保たれ
ず、第１図の回路の小信号利得は１にはならな
い。
用いられる場合、MOS FET１の基板は出力端
子６に接続することはできず接地等一定電位に接
続される。閾値電圧VT１はソース電極と基板間
の電圧VBSの関数であるから、基板が一定電位
の点で接続されていると、VT１は出力端子６の
電位の関数になる。従つてVT１は一定に保たれ
ず、第１図の回路の小信号利得は１にはならな
い。
第１図の回路の小信号利得A0は一般に次式で
与えられる。
与えられる。
A0＝１／１＋Ｒ (1)
ＲはVBSに対するVT１の変化の程度を表わす正
の数であり、動作電位や基板の不純物濃度に依存
する。Ｒが大きい程VBSの変化に対するVT１の
変化が大きい。Ｒは通常0.1〜0.5程度であり、従
つて第１図の従来回路によると１よりも小さな利
得しか得られず、このレベルシフト回路が付加さ
れる回路の利得を等価的に減少させてしまう。
の数であり、動作電位や基板の不純物濃度に依存
する。Ｒが大きい程VBSの変化に対するVT１の
変化が大きい。Ｒは通常0.1〜0.5程度であり、従
つて第１図の従来回路によると１よりも小さな利
得しか得られず、このレベルシフト回路が付加さ
れる回路の利得を等価的に減少させてしまう。
本発明はこの点に鑑み、集積回路に於て、従来
より１に近い利得を得る事ができ、理想的条件に
於ては１の利得を得る事ができるレベルシフト回
路を提供することを目的とする。
より１に近い利得を得る事ができ、理想的条件に
於ては１の利得を得る事ができるレベルシフト回
路を提供することを目的とする。
本発明によれば、ドレイン電極を第一の電源に
接続しゲート電極を入力端子に接続しソース電極
を出力端子に接続した第一のMOS FETと、ド
レイン電極を前記出力端子に接続しゲート電極を
第二の電源に接続した第二のMOS FETと、ド
レイン電極を前記第一の電源に接続しゲート電極
を前記入力端子に接続しソース電極を前記第二の
MOS FETのソース電極に接続した第三のMOS
FETと、前記第二のMOS FETのソース電極と
前記第三のMOS FETのソース電極に接続した
定電流源とを具備するレベルシフト回路が得られ
る。
接続しゲート電極を入力端子に接続しソース電極
を出力端子に接続した第一のMOS FETと、ド
レイン電極を前記出力端子に接続しゲート電極を
第二の電源に接続した第二のMOS FETと、ド
レイン電極を前記第一の電源に接続しゲート電極
を前記入力端子に接続しソース電極を前記第二の
MOS FETのソース電極に接続した第三のMOS
FETと、前記第二のMOS FETのソース電極と
前記第三のMOS FETのソース電極に接続した
定電流源とを具備するレベルシフト回路が得られ
る。
以下、本発明を一実施例を示す第２図に従つて
説明する。
説明する。
第２図に於て、MOS FET１１と１３のゲー
ト電極は共に入力端子１５に接続されている。
MOS FET１１のソース電極は出力端子１６に
接続されている。MOS FET１２のゲート電極
は一定バイアス電位１８に接続され、MOS
FET１２と１３のソース電極は共に定電流源１
４に接続され、MOS FET１１と１３のドレイ
ン電極は共に電源１７に接続されている。MOS
FET１２の利得定数がMOS FET１３の利得定
数に比較し充分大きいと、入力電位が変化しても
接続点２０の電位Ｖ２０はほとんど変化しないと
見做すことができる。この場合、MOS FET１
１とMOS FET１３の相互コンダクタンスをそ
れぞれgn11とgn13とし、一般に接続点ｉの電位変
化をviとすると、MOS、FET１２の利得定数は
大きいから、 v20０ 従つて gn13v15＋gn11（v15−v16） −Rgn11v16＝０ が成立し、小信号利得A′0は A0′＝v16／v15＝１＋gn13／gn11／１＋Ｒ (2) で与えられる。
ト電極は共に入力端子１５に接続されている。
MOS FET１１のソース電極は出力端子１６に
接続されている。MOS FET１２のゲート電極
は一定バイアス電位１８に接続され、MOS
FET１２と１３のソース電極は共に定電流源１
４に接続され、MOS FET１１と１３のドレイ
ン電極は共に電源１７に接続されている。MOS
FET１２の利得定数がMOS FET１３の利得定
数に比較し充分大きいと、入力電位が変化しても
接続点２０の電位Ｖ２０はほとんど変化しないと
見做すことができる。この場合、MOS FET１
１とMOS FET１３の相互コンダクタンスをそ
れぞれgn11とgn13とし、一般に接続点ｉの電位変
化をviとすると、MOS、FET１２の利得定数は
大きいから、 v20０ 従つて gn13v15＋gn11（v15−v16） −Rgn11v16＝０ が成立し、小信号利得A′0は A0′＝v16／v15＝１＋gn13／gn11／１＋Ｒ (2) で与えられる。
ここでＲは式(1)と同様、MOS FET１１のソ
ース電極基板間電圧に対する閾値電圧の変化の程
度を表わす正の数である。
ース電極基板間電圧に対する閾値電圧の変化の程
度を表わす正の数である。
式(2)から分かるように第２図に示す本発明の一
実施例では gn13／gn11＝Ｒ (3) とすることで１の利得を得ることができる。しか
しながら実際はgn11，gn13，Ｒのいずれも動作点
電位の関数であり動作の全領域で式(3)を成立させ
ることはできない。また製造時の素子特性の変動
を考えると１動作点に於てさえも式(3)を成立させ
ることは困難である。しかしながら式(1)と式(2)を
比較すると分かるように、式(3)は満たされなくて
も従来回路に比較し本発明の回路は常に利得が高
く、本発明の回路構成をとることで効果を得るこ
とができる。また式(2)の導出に当たつて解析を簡
単にするためMOSFET１２の利得が充分大き
く、Ｖ２０＝０と見なせる事を仮定したが、この
条件が満たされない場合については、点２０の電
位が変化することで、入力電位変化Ｖ１５の変化
に対するMOSFET１３を流れる電流の変化は点
２０の電位が変化しない場合に比較し小さくな
る。これは等価的にgm13を小さくすることであ
るが、式(2)を見ると分かるようにgm13が等価的
に小さくなつても従来回路に比較し利得は高い。
従つて、MOSFET１２の利得が充分大きくかつ
式(2)が成立するという条件は最も好ましい効果を
あげるための条件であり、これらの条件が成立し
なくても本発明の構成をとるだけで従来回路に比
較し利得が高いという効果は常に得ることができ
る。
実施例では gn13／gn11＝Ｒ (3) とすることで１の利得を得ることができる。しか
しながら実際はgn11，gn13，Ｒのいずれも動作点
電位の関数であり動作の全領域で式(3)を成立させ
ることはできない。また製造時の素子特性の変動
を考えると１動作点に於てさえも式(3)を成立させ
ることは困難である。しかしながら式(1)と式(2)を
比較すると分かるように、式(3)は満たされなくて
も従来回路に比較し本発明の回路は常に利得が高
く、本発明の回路構成をとることで効果を得るこ
とができる。また式(2)の導出に当たつて解析を簡
単にするためMOSFET１２の利得が充分大き
く、Ｖ２０＝０と見なせる事を仮定したが、この
条件が満たされない場合については、点２０の電
位が変化することで、入力電位変化Ｖ１５の変化
に対するMOSFET１３を流れる電流の変化は点
２０の電位が変化しない場合に比較し小さくな
る。これは等価的にgm13を小さくすることであ
るが、式(2)を見ると分かるようにgm13が等価的
に小さくなつても従来回路に比較し利得は高い。
従つて、MOSFET１２の利得が充分大きくかつ
式(2)が成立するという条件は最も好ましい効果を
あげるための条件であり、これらの条件が成立し
なくても本発明の構成をとるだけで従来回路に比
較し利得が高いという効果は常に得ることができ
る。
本発明のさらに具体的な一実施例を第３図に示
す。第３図は第２図に於てバイアス電位１８と定
電流源１４をMOS FETにより実現したもので
ある。第３図に於て、MOS FET１１，１２，
１３は第２図の同じ番号のMOS FETと同じで
ある。第２図に於ける定電流源１４はMOS
FET２１に対応し、それを飽和領域に保つよう
な一定バイアス電位点２５をゲート電極に接続す
ることにより実現している。MOS FET２２，
２３，２４は２つの電源１７と１９の間の電圧を
分割しバイアス電位点１８と２５にバイアス電位
を発生している。
す。第３図は第２図に於てバイアス電位１８と定
電流源１４をMOS FETにより実現したもので
ある。第３図に於て、MOS FET１１，１２，
１３は第２図の同じ番号のMOS FETと同じで
ある。第２図に於ける定電流源１４はMOS
FET２１に対応し、それを飽和領域に保つよう
な一定バイアス電位点２５をゲート電極に接続す
ることにより実現している。MOS FET２２，
２３，２４は２つの電源１７と１９の間の電圧を
分割しバイアス電位点１８と２５にバイアス電位
を発生している。
以上のように第３図の回路は第２図の実施例の
MOS FETによる具体的な実現となつている。
MOS FETによる具体的な実現となつている。
また、式(2)で示されるように、MOS FET１
１とMOS FET１３の相互コンダクタンスの比
を適当に選ぶことで利得が１より大きいレベルシ
フト回路も得ることができるのはいうまでもな
い。
１とMOS FET１３の相互コンダクタンスの比
を適当に選ぶことで利得が１より大きいレベルシ
フト回路も得ることができるのはいうまでもな
い。
以上述べた如く本発明によれば、MOS FET
集積回路で使用できる利得が１のレベルシフト回
路を得ることができ、レベルシフト回路による利
得の低下を避けた場合に大きな効果がある。
集積回路で使用できる利得が１のレベルシフト回
路を得ることができ、レベルシフト回路による利
得の低下を避けた場合に大きな効果がある。
第１図は従来例を示す回路図である。第２図は
本発明の一実施例を示す回路図である。第３図は
第２図の実施例をさらに具体的に示す回路図であ
る。 １，１１，１２，１３，２１，２２，２３，２
４……MOS FET、２，１４……定電流源、５，
１５……入力端子、６，１６……出力端子。
本発明の一実施例を示す回路図である。第３図は
第２図の実施例をさらに具体的に示す回路図であ
る。 １，１１，１２，１３，２１，２２，２３，２
４……MOS FET、２，１４……定電流源、５，
１５……入力端子、６，１６……出力端子。
Claims (1)
- １ ドレイン電極を第一の電源に接続してゲート
電極を入力端子に接続しソース電極を出力端子に
接続した第一のMOSFETと、ドレイン電極を前
記出力端子に接続しゲート電極を第二の電源に接
続した第二のMOSFETと、ドレイン電極を前記
第一の電源に接続しゲート電極を前記入力端子に
接続しソース電極を前記第二のMOSFETのソー
ス電極に接続した第三のMOSFETと、前記第二
のMOSFETのソース電極と前記第三の
MOSFETのソース電極に接続した定電流源とを
具備するレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58044742A JPS59171215A (ja) | 1983-03-17 | 1983-03-17 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58044742A JPS59171215A (ja) | 1983-03-17 | 1983-03-17 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171215A JPS59171215A (ja) | 1984-09-27 |
| JPH057894B2 true JPH057894B2 (ja) | 1993-01-29 |
Family
ID=12699894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58044742A Granted JPS59171215A (ja) | 1983-03-17 | 1983-03-17 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59171215A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4539863B2 (ja) * | 2003-06-16 | 2010-09-08 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
-
1983
- 1983-03-17 JP JP58044742A patent/JPS59171215A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59171215A (ja) | 1984-09-27 |
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