JPS60254904A - Ｍｏｓアナログアンプ回路 - Google Patents
Ｍｏｓアナログアンプ回路Info
- Publication number
- JPS60254904A JPS60254904A JP59111792A JP11179284A JPS60254904A JP S60254904 A JPS60254904 A JP S60254904A JP 59111792 A JP59111792 A JP 59111792A JP 11179284 A JP11179284 A JP 11179284A JP S60254904 A JPS60254904 A JP S60254904A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- power supply
- output
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ＭＯ３Ｉ−ランジスタをソースホロアで用い
たアナログアンプ回路に関する。
たアナログアンプ回路に関する。
従来技術と問題点
ソースホロア回路は使用増幅素子がｎチャネルＭＯＳ）
ランジスタであるとそのドレインを電源に、ソースを負
荷抵抗を介してグランドに接続し、ゲートに入力電圧を
加え、ソースと負荷抵抗との接続点より出力電圧を取出
す。ソースホロアは利得は１以下であるがインピーダン
ス変換によく用いられる。実用例の１つはＣＯＤ （電
荷結合装置）の出力部であり、その概要を第１図に示す
。
ランジスタであるとそのドレインを電源に、ソースを負
荷抵抗を介してグランドに接続し、ゲートに入力電圧を
加え、ソースと負荷抵抗との接続点より出力電圧を取出
す。ソースホロアは利得は１以下であるがインピーダン
ス変換によく用いられる。実用例の１つはＣＯＤ （電
荷結合装置）の出力部であり、その概要を第１図に示す
。
この図でＴ ｒ Ｉ ％Ｔ ｒ ７はｎチャネルＭＯＳ
）ランジスタで、Ｔ ｒ ４〜Ｔ ｒ ７が２段のソー
スホロアを構成する。即ち’ｌ’ｒ４．’ｌ’ｒ６のド
レインは電源ＶＤＤに接続され、ソースが負荷抵抗とな
るトランジスタＴｒ５．Ｔｒ７のドレインに接続され、
該Ｔｒｙ、Ｔｒ７のソースが電源（グランド）Ｖｓｓに
接続される。Ｔｒｙ、Ｔｒ２は負荷バイアス回路であり
、トランジスタ’ｌ’ｒ５．Ｔｒ７にこれらを適当な値
の負荷抵抗とするためのゲート電圧を供給する。ソース
ホロアを２段接続すると利得は更に下るが、負荷容量な
どに対応すべくＣＯＤでは２段ものが用いられることが
多い。ダイオードのマークで示したちのＤはＣＯＤ （
電荷結合装置）の出力部で、トランジスタのソース、ド
レインと同様な拡散領域からなる。出力部りはトランジ
スタＴ ｒ ３を介して電源ＶＤＤへ接続される。
）ランジスタで、Ｔ ｒ ４〜Ｔ ｒ ７が２段のソー
スホロアを構成する。即ち’ｌ’ｒ４．’ｌ’ｒ６のド
レインは電源ＶＤＤに接続され、ソースが負荷抵抗とな
るトランジスタＴｒ５．Ｔｒ７のドレインに接続され、
該Ｔｒｙ、Ｔｒ７のソースが電源（グランド）Ｖｓｓに
接続される。Ｔｒｙ、Ｔｒ２は負荷バイアス回路であり
、トランジスタ’ｌ’ｒ５．Ｔｒ７にこれらを適当な値
の負荷抵抗とするためのゲート電圧を供給する。ソース
ホロアを２段接続すると利得は更に下るが、負荷容量な
どに対応すべくＣＯＤでは２段ものが用いられることが
多い。ダイオードのマークで示したちのＤはＣＯＤ （
電荷結合装置）の出力部で、トランジスタのソース、ド
レインと同様な拡散領域からなる。出力部りはトランジ
スタＴ ｒ ３を介して電源ＶＤＤへ接続される。
このトランジスタＴ ｒ ３はディプリーション型で常
時はカットオフしており、リセットクロックφＲが入る
とカットオン（オン）になって出力部りを電源ＶＤＤへ
直結しく等価的に）、該出力部をリセットする。
時はカットオフしており、リセットクロックφＲが入る
とカットオン（オン）になって出力部りを電源ＶＤＤへ
直結しく等価的に）、該出力部をリセットする。
第２図の（ｂ）がリセットクロックφＲの波形を示し、
同図（ａ）が出力電圧Ｖｏｕｔの波形を示す。第１図の
トランジスタＴ ｒ ３にリセットクロックφＲが入る
とＴ ｒ ３はオンになってＣＯＤの出力部りは電源Ｖ
ＤＤへ固定され、トランジスタＴ ｒ ４ 、 ’ｒｒ
５゜ＴＲ６，ＴＲ７のオン抵抗値に応じて分割され、出
力電圧Ｖｏｕｔが得られる。リセットクロックφＲが切
れるとトランジスタＴ ｒ ３のゲート・ソース間容量
により出力部りの電位が若干下り、つれて出力電圧Ｖｏ
ｕｔも若干下る。この部分ＱがＤＣ（直流）基準レベル
となる。次にＣＯＤの電荷（電子）が転送されてきてそ
れが出力部りに入ると、該出力部の電位は下る。この部
分Ｒの電位変化は流入電荷により定まり、従ってＱ−Ｒ
が信号電圧Ｖｓｇになる。信号電圧の読取りは、部分Ｒ
の各々の一中間部で該部分の電位を読取り、基準レベル
Ｑとの差をめることにより出力を得る。
同図（ａ）が出力電圧Ｖｏｕｔの波形を示す。第１図の
トランジスタＴ ｒ ３にリセットクロックφＲが入る
とＴ ｒ ３はオンになってＣＯＤの出力部りは電源Ｖ
ＤＤへ固定され、トランジスタＴ ｒ ４ 、 ’ｒｒ
５゜ＴＲ６，ＴＲ７のオン抵抗値に応じて分割され、出
力電圧Ｖｏｕｔが得られる。リセットクロックφＲが切
れるとトランジスタＴ ｒ ３のゲート・ソース間容量
により出力部りの電位が若干下り、つれて出力電圧Ｖｏ
ｕｔも若干下る。この部分ＱがＤＣ（直流）基準レベル
となる。次にＣＯＤの電荷（電子）が転送されてきてそ
れが出力部りに入ると、該出力部の電位は下る。この部
分Ｒの電位変化は流入電荷により定まり、従ってＱ−Ｒ
が信号電圧Ｖｓｇになる。信号電圧の読取りは、部分Ｒ
の各々の一中間部で該部分の電位を読取り、基準レベル
Ｑとの差をめることにより出力を得る。
ＣＯＤが携帯用テレビカメラなどに使用されていると電
源は乾電池などとなり、該乾電池から昇圧した後に給電
する場合に電源電圧が変動しやすい。電源電圧ＶＤＤが
変動すると出力電圧Ｖｏｕｔは第２図（Ｃ１に示すよう
に全体が該電源電圧変動につれて変動する。これでは部
分Ｑ、 Ｒレベルも変動するから、これをサンプリング
して得た出力信号には電源電圧変動が含まれ、不安定な
ものになる。
源は乾電池などとなり、該乾電池から昇圧した後に給電
する場合に電源電圧が変動しやすい。電源電圧ＶＤＤが
変動すると出力電圧Ｖｏｕｔは第２図（Ｃ１に示すよう
に全体が該電源電圧変動につれて変動する。これでは部
分Ｑ、 Ｒレベルも変動するから、これをサンプリング
して得た出力信号には電源電圧変動が含まれ、不安定な
ものになる。
発明の目的
本発明はか＼る点を改善し、電源電圧変動の影響を受け
ない安定な出力電圧を発生するようにしようとするもの
である。
ない安定な出力電圧を発生するようにしようとするもの
である。
発明の構成
本発明は、ソースホロアに接続したＭＯＳ）ランジスタ
回路と、該回路の負荷抵抗となるＭＯＳ）ランジスタの
ゲートに、ゲートをドレインへ接続した一対のＭＯＳ）
ランジスタで電源電圧を分圧して得たバイアス電圧を加
える負荷バイアス回路を備えるＭＯＳアナログアンプ回
路において、該負荷バイアス回路を構成する一対のＭｏ
ｓトランジスタの一方をデプリーション型としかつ非飽
和領域で動作させて該負荷バイアス回路に、電源電圧変
動時に、ソースホロアの出力電圧が電源電圧変動で変動
しないように変動する電圧を出力させるようにしてなる
ことを特徴とするが、次に実施例を参照しながらこれを
説明する。
回路と、該回路の負荷抵抗となるＭＯＳ）ランジスタの
ゲートに、ゲートをドレインへ接続した一対のＭＯＳ）
ランジスタで電源電圧を分圧して得たバイアス電圧を加
える負荷バイアス回路を備えるＭＯＳアナログアンプ回
路において、該負荷バイアス回路を構成する一対のＭｏ
ｓトランジスタの一方をデプリーション型としかつ非飽
和領域で動作させて該負荷バイアス回路に、電源電圧変
動時に、ソースホロアの出力電圧が電源電圧変動で変動
しないように変動する電圧を出力させるようにしてなる
ことを特徴とするが、次に実施例を参照しながらこれを
説明する。
発明の実施例
本発明では第１図の負荷バイアス回路のトランジスタＴ
ｒ ２をディプリーション型にすると共に動作点を非
飽和領域（３極管領域）に選ぶ。従来回路ではこのトラ
ンジスタＴ ｒ ２はエンハンスメント型であり、動作
点は飽和領域にある。負荷バイアス回路のトランジスタ
Ｔ ｒ Ｈは本発明回路および従来回路ともにエンハン
スメント型であり、ゲートをドレインに接続して飽和領
域で動作させる。
ｒ ２をディプリーション型にすると共に動作点を非
飽和領域（３極管領域）に選ぶ。従来回路ではこのトラ
ンジスタＴ ｒ ２はエンハンスメント型であり、動作
点は飽和領域にある。負荷バイアス回路のトランジスタ
Ｔ ｒ Ｈは本発明回路および従来回路ともにエンハン
スメント型であり、ゲートをドレインに接続して飽和領
域で動作させる。
トランジスタＴｒ１．Ｔｒ２は電源電圧ＶＤＤを分圧し
、接続点Ａからその分圧電圧を出力して該分圧電圧ｖｂ
をトランジスタＴ ｒ２ 、 Ｔ ｒ５． Ｔｒ７のゲ
ートへ供給する。従来回路のようにトランジスタＴ ｒ
ｌ 、 Ｔ ｒ２が共に飽和領域で動作すると該電圧ｖ
ｂは電源電圧ＶＤＤの影響を余り受けず、はソ゛一定で
ある。そこで電源電圧ＶＤＤが例えば上昇すると、ソー
スホロア段の出力電圧Ｖｏｕｔも上昇することになる。
、接続点Ａからその分圧電圧を出力して該分圧電圧ｖｂ
をトランジスタＴ ｒ２ 、 Ｔ ｒ５． Ｔｒ７のゲ
ートへ供給する。従来回路のようにトランジスタＴ ｒ
ｌ 、 Ｔ ｒ２が共に飽和領域で動作すると該電圧ｖ
ｂは電源電圧ＶＤＤの影響を余り受けず、はソ゛一定で
ある。そこで電源電圧ＶＤＤが例えば上昇すると、ソー
スホロア段の出力電圧Ｖｏｕｔも上昇することになる。
これに対して本発明回路ではトランジスタＴｒ２は非飽
和３極管領域にあるから、電源電圧ＶＤＤが上昇すると
出力端Ａの電圧Ｖｂは上昇し、これによりトランジスタ
Ｔ ｒ ５ 、 Ｔｒｔはゲート電圧が上昇して導通度
を高め、つまり低抵抗となり、出力電圧Ｖｏｕｔは電源
電圧ＶＤＤの上昇と共に上ることはしなくなる。電圧ｖ
ｂはＶＤＤの変化によるＶｏｕｔの変化を充分抑えるよ
うに変化するのが望ましく、これはトランジスタＴｒ１
゜Ｔｒ２のＷ／Ｌ （ゲート中／ゲート長）などのサイ
ズ、およびＴｒ２の動作領域を適切に選択することで実
現できる。トランジスタＴｒ２のデプリーション化は、
該トランジスタのチャネル領域にＰ（リン）などの不純
物を打ち込むことにより行なう。
和３極管領域にあるから、電源電圧ＶＤＤが上昇すると
出力端Ａの電圧Ｖｂは上昇し、これによりトランジスタ
Ｔ ｒ ５ 、 Ｔｒｔはゲート電圧が上昇して導通度
を高め、つまり低抵抗となり、出力電圧Ｖｏｕｔは電源
電圧ＶＤＤの上昇と共に上ることはしなくなる。電圧ｖ
ｂはＶＤＤの変化によるＶｏｕｔの変化を充分抑えるよ
うに変化するのが望ましく、これはトランジスタＴｒ１
゜Ｔｒ２のＷ／Ｌ （ゲート中／ゲート長）などのサイ
ズ、およびＴｒ２の動作領域を適切に選択することで実
現できる。トランジスタＴｒ２のデプリーション化は、
該トランジスタのチャネル領域にＰ（リン）などの不純
物を打ち込むことにより行なう。
発明の詳細
な説明したように本発明ではソースホロアの負荷抵抗と
なるＭＯＳ）ランジスタのゲート電圧をバイアス電圧回
路により、電源電圧変化による出力電圧変化を打ち消す
ように調整するので、電源が乾電池のような電圧変動を
生じ易いものである場合にも安定な出力電圧が得られ、
またこのための手段は負荷バイアス回路のトランジスタ
の１つをディプリーション型にし非飽和領域で動作させ
るという簡単なものであるので、回路の複雑化を招くこ
とはないという利点が得られる。
なるＭＯＳ）ランジスタのゲート電圧をバイアス電圧回
路により、電源電圧変化による出力電圧変化を打ち消す
ように調整するので、電源が乾電池のような電圧変動を
生じ易いものである場合にも安定な出力電圧が得られ、
またこのための手段は負荷バイアス回路のトランジスタ
の１つをディプリーション型にし非飽和領域で動作させ
るという簡単なものであるので、回路の複雑化を招くこ
とはないという利点が得られる。
第１図は本発明の実施例を示す回路図、第２図は動作説
明用の波形図である。 図面で、Ｔ’６ 、Ｔｒ７はソースホロアに接続したＭ
ＯＳ）ランジスタ回路、Ｔｒ７は負荷抵抗となるＭＯＳ
）ランジスタ、Ｔｒｙ、Ｔｒ２は電源電圧を分圧する負
荷バイアス回路のトランジスタ、Ｔ ｒ ２はその一方
のトランジスタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
明用の波形図である。 図面で、Ｔ’６ 、Ｔｒ７はソースホロアに接続したＭ
ＯＳ）ランジスタ回路、Ｔｒ７は負荷抵抗となるＭＯＳ
）ランジスタ、Ｔｒｙ、Ｔｒ２は電源電圧を分圧する負
荷バイアス回路のトランジスタ、Ｔ ｒ ２はその一方
のトランジスタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 【特許請求の範囲】 ソースホロアに接続したＭＯ３Ｉ−ランジスタ回路と、
該回路の負荷抵抗となるＭＯＳ）ランジスタのゲートに
、ゲートをドレインへ接続した一対のＭＯＳ）ランジス
タで電源電圧を分圧して得たバイアス電圧を加える負荷
バイアス回路を備えるＭＯＳアナログアンプ回路におい
て、 該負荷バイアス回路を構成する一対のＭＯＳ）ランジス
タの一方をデプリーション型としかつ非飽和領域で動作
させて該負荷バイアス回路に、電源電圧変動時に、ソー
スホロアの出力電圧が電源電圧変動で変動しないように
変動する電圧を出力させるようにしてなることを特徴と
するＭＯＳアナログアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111792A JPS60254904A (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓアナログアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111792A JPS60254904A (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓアナログアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254904A true JPS60254904A (ja) | 1985-12-16 |
| JPH0249049B2 JPH0249049B2 (ja) | 1990-10-29 |
Family
ID=14570265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111792A Granted JPS60254904A (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓアナログアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254904A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7403037B2 (en) | 2004-04-30 | 2008-07-22 | Nec Electronics Corporation | Signal amplifier |
| CN1838529B (zh) | 2005-03-24 | 2010-05-05 | 冲电气工业株式会社 | 放大电路用偏置电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979301U (ja) * | 1982-11-22 | 1984-05-29 | アイカ工業株式会社 | 化粧材張り合板 |
-
1984
- 1984-05-31 JP JP59111792A patent/JPS60254904A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979301U (ja) * | 1982-11-22 | 1984-05-29 | アイカ工業株式会社 | 化粧材張り合板 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7403037B2 (en) | 2004-04-30 | 2008-07-22 | Nec Electronics Corporation | Signal amplifier |
| CN1838529B (zh) | 2005-03-24 | 2010-05-05 | 冲电气工业株式会社 | 放大电路用偏置电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249049B2 (ja) | 1990-10-29 |
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