JPH0580817B2 - - Google Patents

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JPH0580817B2
JPH0580817B2 JP59093924A JP9392484A JPH0580817B2 JP H0580817 B2 JPH0580817 B2 JP H0580817B2 JP 59093924 A JP59093924 A JP 59093924A JP 9392484 A JP9392484 A JP 9392484A JP H0580817 B2 JPH0580817 B2 JP H0580817B2
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semiconductor device
manufacturing
plasma
layer
insulating layer
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Dabitsudo Burazaaton Sutanrei
Giru Odorei
Jeimusu Kingu Maikeru
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Koninklijke Philips NV
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Philips Gloeilampenfabrieken NV
Koninklijke Philips Electronics NV
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Publication of JPH0580817B2 publication Critical patent/JPH0580817B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S438/91—Controlling charging state at semiconductor-insulator interface

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  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】 本発明は、半導体装置の構造部が半導体本体の
主表面に隣接して形成され、前記の半導体装置の
構造部は前記の主表面に絶縁層を有しており、こ
の絶縁層と半導体本体との界面に隣接する電荷キ
ヤリアトラツプの密度を減少させる為にプラズマ
および加熱処理が行なわれる半導体装置を製造す
る方法に関するものである。このような方法は、
電極が絶縁層上に形成され、これら電極が絶縁層
にまたがる容量結合によりこれら電極の下方の半
導体本体の部分中の電荷キヤリアの通路を制御す
る作用をする電荷転送装置および絶縁ゲート電界
効果トランジスタ回路のような装置の製造に特に
重要である。
絶縁層と珪素半導体装置本体との界面に隣接す
る高密度の電荷キヤリアトラツプは、撮像装置に
おける暗電流の大きさ、バイポーラ装置における
停電流利得、メモリにおける記憶時間および絶縁
ゲート電界効果トランジスタにおける雑音を決定
する主な原因となり、電荷転送効率を悪くし、特
に表面チヤネル型の珪素電荷結合装置をメモリ、
フイルタおよび像検出集積回路に適用するのを制
限する。これらの電荷キヤリアトラツプ（“高速
表面準位（fast surface states）”とも称する）
は前記の界面で三価結合されているだけの珪素原
子によつて生じるものと思われる。絶縁層は代表
的には熱成長させた二酸化珪素や半導体材料の他
の化合物より成つており、同様な三価結合が絶縁
層中に生じてトラツプを絶縁層中に深く生ぜしめ
るおそれがある。
一般に、熱成長させた二酸化珪素層を有する珪
素本体を水素或いは水素−窒素混合気体或いは湿
潤窒素の雰囲気中で約500℃を越えない温度に加
熱することによりこの二酸化珪素層と珪素本体と
の間の前述した表面準位の部分をアニーリングす
ることが行なわれている。水素は三価結合珪素原
子の残りのダングリング結合を飽和させるものと
思われる。このようにして、珪素装置上の熱成長
二酸化珪素層により生じる電荷キヤリアトラツプ
の密度NSSを109および1010cm-2・ev-1間まで減少
せしめることができる。しかし、水素は窒化珪素
層を経て容易に拡散せず、従つて、窒化珪素層の
場合Note Technique LETI／MEA No.1356，
5th October 1979に記載されているように情報
技術電子研究所のGoascoz氏等によつてプラズマ
および加熱処理が行なわれている。
窒化珪素層に対するこの既知のアニーリング処
理においては、通常の無線周波（RF）スパツタ
リングに類似の高周波プラズマ装置を用いて原子
状水素の種を生ぜしめている。半導体装置のサン
プルは水素プラズマの成長領域中で、加熱されて
いる装着部上に維持される。使用された半導体装
置サンプルは、珪素基板上の大面積の窒化珪素層
上に金属電極を有するNNS（金属窒化物半導体）
コンデンサか、或いは珪素基板上の極めて薄肉な
二酸化珪素層上の大面積の窒化珪素層上に金属電
極を有するMNOS（金属窒化物酸化物半導体）メ
モリコンデンサのいずれかであつた。プラズマ処
理を行なわなかつたサンプルはMNSコンデンサ
の場合1.5×1012cm-2・ev-1、MNOSコンデンサ
の場合６×1011cm-2・ev-1の表面準位密度NSSを
有した。プラズマ処理を行なうと、双方のサンプ
ルのNSSは400℃に加熱したサンプルに対して約
1010cm-2・ev-1に、500℃に加熱したサンプルに
対し109cm-2・ev-1よりも低く減少した。
本発明は、半導体本体の主表面に絶縁層を有す
る半導体装置であつて、この絶縁層にまたがる容
量性結合により半導体装置の動作中に半導体本体
中の電荷キヤリアの通路を制御するようになつて
いる当該半導体装置を製造する際に、前記の絶縁
層と前記の半導体本体との界面に隣接する電荷キ
ヤリアトラツプの密度を減少させるために、プラ
ズマおよび加熱処理を行なう半導体装置の製造方
法において、 (a) 絶縁層を設けた後に、追加の被覆層をこの絶
縁層に隣接して堆積して、プラズマおよび加熱
処理の段階で存在する半導体装置の構造部を被
覆し、 (b) プラズマおよび加熱処理により、半導体装置
の構造部を加熱するとともに前記の追加の被覆
層がプラズマによる直接衝撃を受け、この追加
の被覆層により前記の絶縁層をプラズマによる
直接衝撃から保護し、 (c) プラズマおよび加熱処理後、前記の追加の被
覆層を半導体装置の構造部の少なくとも大部分
から除去する工程と、他の層を堆積する工程と
を含む他の工程を行なうことにより半導体装置
の製造を継続することを特徴とする。
プラズマおよび加熱処理中半導体装置の構造部
を、保護を行なう追加の層で被覆することによ
り、フラツトバンド電圧を著しく高めることなく
珪素装置本体上の熱成長二酸化珪素絶縁層に対し
て極めて低い表面準位密度（109cm-2・ev-1より
も小さいNSS）を得ることができる。半導体本体
の加熱は500℃を越えない温度、或いは400℃或い
はそれよりも低い温度にもすることができる。加
熱はプラズマ処理中或いはプラズマ処理後或いは
その双方に行なうことができる。
追加の層には水素を含有させることができ、こ
の層は多結晶珪素とすることができる。多結晶珪
素は容易に設けることができ、この多結晶珪素は
後に半導体装置の構造部から容易に除去しうる。
その理由は、多結晶珪素は一般に使用されている
絶縁層に対して選択的に腐食しうる為である。少
くとも珪素半導体装置の場合には、珪素のこの追
加の層をシランの分解により堆積するのが好まし
い。この後者の場合には、堆積された層は、プラ
ズマ衝撃中に活性化されて絶縁層と珪素本体との
界面に隣接する三価結合珪素のダングリング結合
を飽和させることのできる水素含有物を有する。
本発明による方法で得られる表面準位の減少は
バイポーラ装置を含む種々の型の半導体装置にと
つて有利であるが、絶縁層上に少くとも１つの電
極が形成されており、製造された半導体装置にお
いて、絶縁層にまたがる容量結合により前記の電
極の下方の半導体本体の部分中の電荷キヤリアの
通路をこの電極が制御するようにしたCCDや
MOSTやこれらに類似の装置にとつて特に有益
である。
次に図面につき半導体装置の製造方法を説明す
る。
半導体装置の構造部は半導体本体１０の主表面
１１に形成されるもので、この主表面に設けられ
る絶縁層１２を有する。本発明によるプラズマお
よび加熱処理は絶縁層１２と半導体本体１０との
界面に隣接する電荷キヤリアトラツプの密度NSS
を減少させる為に行なうものである。プラズマ工
程と、このトラツプアニーリング処理の加熱工程
の少くとも一部分とは第１図に示す装置内で行な
うことができる。
この装置は二酸化珪素反応室１を具えており、
この反応室内ではプラズマが発生され、この反応
室内には半導体本体１０に対する加熱された支持
体２が収容されている。この反応室１は真空ポン
プに連結された出口３を経て排気され、プラズマ
を発生させる気体６は入口４およびバフル５を経
て反応室１内に導入される。プラズマは、支持体
２の上方で反応室１のネツク部を囲むコイル７に
より気体６に誘導的に結合された無線周波発生器
を用いて発生させる。支持体２はプラズマの発光
領域内にある。支持体２は電気熱加熱素子８を有
しており、この電気加熱素子によりトラツプアニ
ーリング処理中支持体２を所望温度に加熱しう
る。
第２および３図に示す例では、絶縁ゲート電界
効果トランジスタを有する集積回路が製造されて
いる。トランジスタは、単結晶珪素である半導体
本体１０の主表面１１における例えば熱成長させ
た二酸化珪素より成る厚肉絶縁層１３によつて囲
まれた領域に形成する。第２および３図において
はこのようなトランジスタ領域が２個所示されて
おり、説明の便宜上、これらトランジスタのゲー
ト電極は異なるように、すなわち一方はアニーリ
ング処理の前に他方はアニーリング処理後に形成
している。トランジスタのゲート酸化物層を構成
する薄肉絶縁層１２は厚肉絶縁層１３によつて囲
まれたこれら領域の表面に熱成長された二酸化珪
素を以つて構成する。
多結晶珪素層１４は左側のトランジスタのゲー
ト電極を構成する。第２図はトランジスタのソー
ス領域１５およびドレイン領域１６を形成した後
の構造を示す。これら領域１５および１６は既知
のようにして、例えばイオン注入により形成す
る。多結晶珪素層より成るゲート電極１４には既
知のようにして二酸化珪素被膜１７を設ける。第
２図は、ゲート酸化物層１２と左側および右側の
トランジスタの双方のチヤネルとの界面に隣接し
て形成された電荷キヤリアトラツプをアニーリン
グするプラズマおよび加熱処理を行なう工程での
構造を示す。このプラズマおよび加熱処理を行な
う準備段階として、絶縁層１２，１３および１７
を有する半導体装置上に保護を行なう追加の層２
０を堆積させる（第２図参照）。
この保護を行なう追加の層２０は水素を含有す
るようにするのが好ましく、この層はシラン
（SiH4）を分解することにより形成した多結晶珪
素として簡単に堆積しうる。珪素より成るこの追
加の層２０の厚さは0.2μmよりも厚く、0.6μmよ
りも薄くするのが好ましい。本発明によれば、プ
ラズマおよび加熱処理に当つて、これまで形成さ
れた装置をこの層２０で被覆する。この層２０
は、ゲート酸化物層１２をプラズマによる直接衝
撃から保護する作用をする。このことは、この層
２０が無いとゲート電酸化物領域全体がプラズマ
衝撃に対し露出されるであろう右側のトランジス
タに対して重要なことであるばかりではなく、ゲ
ート電極１４がすでに存在している左側のトラン
ジスタに対しても重要である。
理由は完全には分らないが、この追加の層２０
がないと、左側のトランジスタのゲート酸化物層
１２さえもプラズマ衝撃により損傷されるらし
く、これによりトラツプ密度NSSの著しい減少を
阻害し、フラツトバンド電圧（エネルギー帯の形
を表面まで平坦にするのに必要な電圧）を可成り
高めるおそれがある。層２０は保護を行なう役割
以外に、プラズマおよび加熱処理の加熱工程中に
珪素のダングリングボンドを飽和させると思われ
るプラズマ活性化或いはプラズマ注入された原子
状水素の有効な供給源としても作用しうる。層２
０を設けることにより、加熱工程を400℃以下の
温度に保つたとしてもフラツトバンド電圧を著し
く高めることなくトラツプ密度NSSを極めて低く
（109よりも小さく）することができる。
追加の層２０を有する半導体本体１０は第１図
の反応室１の支持体２上に装着し、例えば0.2ト
ル（約26.7Pa）の圧力で約30分間水素プラズマ中
に維持させ、一方半導体本体１０は電気加熱素子
８により300℃に維持する。これらの条件の下で
は、3.108〜5.108cm-2・ev-1程度に低い高速
（fast）表面準位密度NSS（エネルギーギヤツプの
中心付近）を製造処理中に再現的に得ることがで
きる。プラズマ処理工程後、追加の層２０の存在
の下で例えば窒素雰囲気中で300℃で30分間加熱
することにより加熱工程を続けることができる。
プラズマおよび加熱処理後、半導体本体の温度
を半導体装置の製造に用いられる残りの工程に対
する加熱処理温度よりも低くする。これらの残り
の工程には、絶縁層１２の少くとも殆んどの領域
から追加の層２０を除去する工程と、第３図の右
側のトランジスタのゲート電極２４を設ける工程
と、絶縁層１２中に接点窓を腐食形成する工程
と、ソース領域１５およびドレイン領域１６にそ
れぞれ接触するソース電極２５およびドレイン電
極２６を堆積させる工程とが含まれている。層２
０はマスク工程を必要としなくする為に完全に除
去するのが好ましい。しかし所望に応じ、層２０
は例えば半導体本体の周辺領域に残しておくか或
いはこの層により右側のトランジスタのゲート電
極２４を形成するか或いはこれらの双方を行なう
ようにすることができる。しかし、ゲート電極２
４は層２０の除去後に例えばソース電極２５およ
びドレイン電極２６を設けるのにも用いられる金
属堆積、写真食刻およびエツチング工程で設ける
のが好ましい。
本発明による、保護を行なう追加の層２０を設
けることによる有効性を示す実験を、珪素本体部
分１０上の二酸化珪素の熱成長絶縁層１２上に多
結晶珪素ゲート電極１４を有するMOSコンデン
サ試験構造部に関しても行なつた。この試験構造
部においては、本体部分を1015原子・cm-3の均一
なドーピング濃度を有するｎ型珪素とした。二酸
化珪素層１２は0.14μmの厚さとした。このコン
デンサ試験構造部は３つの別々の珪素ウエフア
Ａ，ＢおよびＣ上に形成した。
コンデンサ電極を堆積する前に、ウエフアＡの
絶縁層１２に、シランから形成した多結晶珪素よ
り成る0.4μmの厚さの層２０を被覆し、この追加
の層２０の存在の下でプラズマおよび加熱処理を
し、絶縁層１２と本体部分１０との界面に隣接す
る高速表面準位部をアニーリングした。支持体２
上の本体を300℃に加熱して水素プラズマを0.2ト
ル（約26.7Pa）の圧力で用いた。プラズマを発生
させるのに300ワツトの電力で13.56MHzの無線周
波信号を用いた。プラズマ処理の終了後、次の加
熱工程をも300℃で30分間窒素雰囲気中で行なつ
た。
ウエフアＢでは、MOSコンデンサ試験構造部
をウエフアＡの場合と同様に製造するも、プラズ
マおよび加熱処理に当つて追加の珪素層２０を用
いなかつた。この追加の層２０が存在しないとい
う以外はウエフアＢの試験構造部に同じ条件のプ
ラズマおよび加熱処理を行なつた。ウエフアＣの
場合、追加の珪素層２０を設けたウエフアＡの場
合と同様にしてMOSコンデンサ試験構造部を製
造するも、プラズマおよび加熱処理のプラズマ工
程を行なわなかつた。その代り、ウエフアＣの試
験構造部を水素雰囲気中の第１図の支持体２上で
300℃で30分間加熱するも、コイル７を作動させ
ずにいかなるプラズマをも発生させないようにし
た。
これらのコンデンサ試験構造部に対して測定し
たコンダクタンス−電圧曲線におけるピーク値
を、界面トラツプ密度NSSを表わすのに用いた。
本発明により製造したコンデンサ構造部を有する
ウエフアＡに対する上記のピーク値は約4.2×108
cm-2・ev-1のNSSに相当した。一方、ウエフアＢ
およびＣに対してはそれぞれ7.3×1011cm-2・ev-1
および2.6×1010cm-2・ev-1のNSSに相当するより
大きなピーク値が測定された。従つて、アニーリ
ング温度が前述したように低いと、層２０を設け
ずにプラズマ処理工程を行なうもの（ウエフア
Ｂ）はプラズマ処理工程を行なわない場合（ウエ
フアＣ）よりも悪く、プラズマ処理工程と、保護
を行なう追加の層２０との双方を含む場合極めて
低い電荷キヤリアトラツプ密度NSSが得られる。
保護を行なう追加の層２０が無いウエフアＢの場
合のフラツトバンド電圧はウエフアＡの場合の
0.5ボルトに比べると10ボルト以上も増大した。
MOSコンデンサ試験構造部を湿潤窒素（すな
わち水蒸気を含む窒素）中で400℃で40分間加熱
する工程を含む通常のアニーリング処理により界
面トラツプを減少させた当該MOSコンデンサ試
験構造部とも比較を行なつた。この場合、ウエフ
アＣよりもわずかに改善されるだけでありウエフ
アＡよりも可成り悪くなつた1.6×1010cm-2・ev-1
のNSSが得られた。
他の比較を、通常の（湿潤窒素）アニーリング
処理と、本発明により追加の層２０を用いたプラ
ズマおよび加熱処理との間で行なつた。この比較
には、表面チヤネル電荷結合装置の珪素本体と絶
縁層との界面における電荷トラツプをアニーリン
グする処理を含めた。この珪素本体には表面発生
電流を測定するMOSゲートダイオード試験構造
部をも含めた。多結晶ゲート電極の場合、表面発
生電流は、通常の（湿潤窒素）処理を行なつた本
体に対しては4.5×10-9Ａ・cm-2、本発明による
処理を行なつた本体に対しては1.4×10-10Ａ・cm
−２であつた。アルミニウムゲート電極の場合、電
流は、通常の（湿潤ベーキング）処理に対して
2.1×10-9Ａ・cm-2、本発明による処理に対して
2.4×1010Ａ・cm-2であつた。多結晶珪素ゲート電
極はアニーリング処理を行なう前に形成し、アル
ミニウム電極はアニーリング処理を行なつた後に
形成した。プラズマおよび加熱処理に際し本発明
により追加の層２０を用いて製造した装置では
CCDラインの電荷転送効率も著しく改善された。
本発明による方法では水素含有プラズマが好ま
しいが、珪素層をシランの分解により形成した場
合のように少くとも追加の層が水素を含有してい
る場合に、水素を含有しない窒素その他のプラズ
マを本発明による方法で用いることができる。こ
の場合には、水素を含有しないプラズマが層２０
中の水素を活性化し、この水素が加熱中に界面に
移動するものと思われる。しかし、プラズマが層
２０中に電子−正孔対を発生させる励起源として
作用し、界面付近のこれら電子および正孔の移動
および再結合により界面準位をアニーリングする
援助をするエネルギーを放出する他の機構も少く
とも部分的に作用するものと思われる。このよう
な機構は米国特許第4013485号明細書や、
Applied Physics Letters，Vol.32，No.７，April
１，1978，pp.441−444における関連する論文に
記載されている。
【図面の簡単な説明】
第１図は、本発明方法に用いるプラズマ反応室
を示す線図的断面図、第２および３図は、本発明
方法による半導体装置の製造中の２工程で半導体
本体の一部を示す線図的断面図である。 １……反応室、２……支持体、３……出口、４
……入口、５……バフル、６……気体、７……コ
イル、８……電気加熱素子、１０……半導体本
体、１１……１０の主表面、１２……薄肉絶縁層
（ゲート酸化物層）、１３……厚肉絶縁層、１４…
…多結晶珪素層（ゲート電極）、１５……ソース
領域、１６……ドレイン領域、１７……二酸化珪
素被膜、２０……追加の層、２４……ゲート電
極、２５……ソース電極、２６……ドレイン電
極。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体本体の主表面に絶縁層を有する半導体
    装置であつて、この絶縁層にまたがる容量性結合
    により半導体装置の動作中に半導体本体中の電荷
    キヤリアの通路を制御するようになつている当該
    半導体装置を製造する際に、前記の絶縁層と前記
    の半導体本体との界面に隣接する電荷キヤリアト
    ラツプの密度を減少させるために、プラズマおよ
    び加熱処理を行なう半導体装置の製造方法におい
    て、 (a) 絶縁層を設けた後に、追加の被覆層をこの絶
    縁層に隣接して堆積して、プラズマおよび加熱
    処理の段階で存在する半導体装置の構造部を被
    覆し、 (b) プラズマおよび加熱処理により、半導体装置
    の構造部を加熱するとともに前記の追加の被覆
    層がプラズマによる直接衝撃を受け、この追加
    の被覆層により前記の絶縁層をプラズマによる
    直接衝撃から保護し、 (c) プラズマおよび加熱処理後、前記の追加の被
    覆層を半導体装置の構造部の少なくとも大部分
    から除去する工程と、他の層を堆積する工程と
    を含む他の工程を行なうことにより半導体装置
    の製造を継続する ことを特徴とする半導体装置の製造方法。 ２ 特許請求の範囲第１項に記載の半導体装置の
    製造方法において、前記の追加の被覆層に水素を
    含有させることを特徴とする半導体装置の製造方
    法。 ３ 特許請求の範囲第２項に記載の半導体装置の
    製造方法において、前記の追加の被覆層をシラン
    の分解により堆積される珪素とすることを特徴と
    する半導体装置の製造方法。 ４ 特許請求の範囲第２または３項に記載の半導
    体装置の製造方法において、珪素より成る追加の
    被覆層の厚さを0.2μmよりも厚くて0.6μmよりも
    薄くすることを特徴とする半導体装置の製造方
    法。 ５ 特許請求の範囲第１〜４項のいずれか一項に
    記載の半導体装置の製造方法において、プラズマ
    および加熱処理が、半導体本体をプラズマ中に維
    持してこの半導体本体を500℃を越えない温度に
    加熱する工程を含むようにすることを特徴とする
    半導体装置の製造方法。 ６ 特許請求の範囲第１〜５項のいずれか一項に
    記載の半導体装置の製造方法において、プラズマ
    および加熱処理が、半導体本体をプラズマから除
    去した後にこの半導体本体を500℃を越えない温
    度に加熱する工程を含むようにすることを特徴と
    する半導体装置の製造方法。 ７ 特許請求の範囲第１〜６項のいずれか一項に
    記載の半導体装置の製造方法において、電荷キヤ
    リアトラツプの密度を減少させるプラズマおよび
    加熱処理後に、半導体本体の温度を半導体装置の
    製造における残りの工程に対して500℃よりも低
    く維持することを特徴とする半導体装置の製造方
    法。 ８ 特許請求の範囲第１〜７項のいずれか一項に
    記載の半導体装置の製造方法において、電荷キヤ
    リアトラツプの密度を減少させるプラズマおよび
    加熱処理後、追加の被覆層を半導体装置の構造部
    から完全に除去することを特徴とする半導体装置
    の製造方法。 ９ 特許請求の範囲第１〜８項のいずれか一項に
    記載の半導体装置の製造方法において、追加の被
    覆層の除去後に、絶縁層上に少なくとも１つの電
    極を形成し、該電極が、製造された半導体装置に
    おいて絶縁層にまたがる容量結合により当該電極
    の下方の半導体本体の部分中の電荷キヤリアの通
    路を制御する作用をするようにすることを特徴と
    する半導体装置の製造方法。 １０ 特許請求の範囲第１〜９項のいずれか一項
    に記載の半導体装置の製造方法において、追加の
    被覆層を設ける前に、絶縁層上に少なくとも１つ
    の電極を形成し、該電極が製造された半導体装置
    において絶縁層にまたがる容量結合により当該電
    極の下方の半導体本体の部分中の電荷キヤリアの
    通路を制御する作用をするようにし、プラズマお
    よび加熱処理に際して追加の層を前記の少なくと
    も１つの電極をおおつて存在させることを特徴と
    する半導体装置の製造方法。 １１ 特許請求の範囲第１〜１０項のいずれか一
    項に記載の半導体装置の製造方法において、絶縁
    層を二酸化珪素とすることを特徴とする半導体装
    置の製造方法。 １２ 特許請求の範囲第１〜１１項のいずれか一
    項に記載の半導体装置の製造方法において、プラ
    ズマが水素を有するようにすることを特徴とする
    半導体装置の製造方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4527325A (en) * 1983-12-23 1985-07-09 International Business Machines Corporation Process for fabricating semiconductor devices utilizing a protective film during high temperature annealing
JP2724702B2 (ja) * 1985-06-21 1998-03-09 日本テキサス・インスツルメンツ 株式会社 電荷結合型半導体装置の製造方法
JPS6310573A (ja) * 1986-07-02 1988-01-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0640550B2 (ja) * 1987-06-09 1994-05-25 沖電気工業株式会社 薄膜トランジスタの製造方法
US4840918A (en) * 1988-05-09 1989-06-20 Eastman Kodak Company Method of noise reduction in CCD solid state imagers
US4840917A (en) * 1988-07-13 1989-06-20 Eastman Kodak Company Method of interface state reduction in MNOS capacitors
US5217912A (en) * 1990-07-03 1993-06-08 Sharp Kabushiki Kaisha Method for manufacturing a semiconductor device
US5225368A (en) * 1991-02-08 1993-07-06 The United States Of America As Represented By The United States Department Of Energy Method of producing strained-layer semiconductor devices via subsurface-patterning
US5250444A (en) * 1992-02-21 1993-10-05 North American Philips Corporation Rapid plasma hydrogenation process for polysilicon MOSFETs
US5336641A (en) * 1992-03-17 1994-08-09 Aktis Corporation Rapid thermal annealing using thermally conductive overcoat
JPH0817174B2 (ja) * 1993-11-10 1996-02-21 キヤノン販売株式会社 絶縁膜の改質方法
JP2875733B2 (ja) * 1994-02-15 1999-03-31 松下電子工業株式会社 半導体装置の製造方法
JP3499327B2 (ja) * 1995-03-27 2004-02-23 株式会社半導体エネルギー研究所 表示装置の作製方法
US5661069A (en) * 1995-06-06 1997-08-26 Lsi Logic Corporation Method of forming an MOS-type integrated circuit structure with a diode formed in the substrate under a polysilicon gate electrode to conserve space
US5824576A (en) * 1996-02-23 1998-10-20 Micron Technology, Inc. Method of forming complementary type conductive regions on a substrate
US5711998A (en) * 1996-05-31 1998-01-27 Lam Research Corporation Method of polycrystalline silicon hydrogenation
US5744202A (en) * 1996-09-30 1998-04-28 Xerox Corporation Enhancement of hydrogenation of materials encapsulated by an oxide
US6057182A (en) * 1997-09-05 2000-05-02 Sarnoff Corporation Hydrogenation of polysilicon thin film transistors
US6649543B1 (en) * 2000-06-22 2003-11-18 Micron Technology, Inc. Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices
US6686298B1 (en) 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
US6833329B1 (en) * 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US6660657B1 (en) * 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
US6878585B2 (en) 2001-08-29 2005-04-12 Micron Technology, Inc. Methods of forming capacitors
US6723599B2 (en) * 2001-12-03 2004-04-20 Micron Technology, Inc. Methods of forming capacitors and methods of forming capacitor dielectric layers
JPWO2003056622A1 (ja) * 2001-12-26 2005-05-12 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
CN109314046A (zh) * 2016-09-23 2019-02-05 株式会社国际电气 基板处理装置、半导体装置的制造方法以及记录介质

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4013485A (en) * 1976-04-29 1977-03-22 International Business Machines Corporation Process for eliminating undesirable charge centers in MIS devices
DE2755418A1 (de) * 1977-12-13 1979-06-21 Bosch Gmbh Robert Verfahren zur herstellung eines halbleiter-bauelements
JPS5534444A (en) * 1978-08-31 1980-03-11 Fujitsu Ltd Preparation of semiconductor device
US4224084A (en) * 1979-04-16 1980-09-23 Rca Corporation Method and structure for passivating a semiconductor device
FR2461359A1 (fr) * 1979-07-06 1981-01-30 Commissariat Energie Atomique Procede et appareil d'hydrogenation de dispositifs a semi-conducteurs
DE2932569C2 (de) * 1979-08-10 1983-04-07 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Reduzierung der Dichte der schnellen Oberflächenzustände bei MOS-Bauelementen
US4266986A (en) * 1979-11-29 1981-05-12 Bell Telephone Laboratories, Incorporated Passivation of defects in laser annealed semiconductors
US4371587A (en) * 1979-12-17 1983-02-01 Hughes Aircraft Company Low temperature process for depositing oxide layers by photochemical vapor deposition
JPS5712524A (en) * 1980-06-26 1982-01-22 Fujitsu Ltd Manufacture of semiconductor device
US4364779A (en) * 1980-08-04 1982-12-21 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor devices including double annealing steps for radiation hardening
US4447272A (en) * 1982-11-22 1984-05-08 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating MNOS structures utilizing hydrogen ion implantation

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Publication number Publication date
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CA1215479A (en) 1986-12-16
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EP0129265A1 (en) 1984-12-27
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