JPH0581064B2 - - Google Patents
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- Publication number
- JPH0581064B2 JPH0581064B2 JP61301963A JP30196386A JPH0581064B2 JP H0581064 B2 JPH0581064 B2 JP H0581064B2 JP 61301963 A JP61301963 A JP 61301963A JP 30196386 A JP30196386 A JP 30196386A JP H0581064 B2 JPH0581064 B2 JP H0581064B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate bias
- substrate
- power supply
- semiconductor memory
- supply line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/215—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge pumping or biasing substrates
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特に半導
体チツプ中央に位置する基板バイアス発生回路か
ら基板への電源供給を改善したものである。
体チツプ中央に位置する基板バイアス発生回路か
ら基板への電源供給を改善したものである。
第３図は半導体チツプ中央に基板バイアス発生
回路を有する従来の半導体記憶装置を示す平面図
であり、主にその基板バイアス電源線及び基板へ
のコンタクト位置を示している。
回路を有する従来の半導体記憶装置を示す平面図
であり、主にその基板バイアス電源線及び基板へ
のコンタクト位置を示している。
従来の半導体記憶装置では、基板バイアス電源
線３は半導体チツプ１の辺縁部に設けられてい
る。そして、該基板バイアス電源線３は他の信号
線群４の下を通つてこれに接続する内部配線層５
により、基板バイアス発生回路２と接続してい
る。
線３は半導体チツプ１の辺縁部に設けられてい
る。そして、該基板バイアス電源線３は他の信号
線群４の下を通つてこれに接続する内部配線層５
により、基板バイアス発生回路２と接続してい
る。
従来の半導体記憶装置は以上のように構成され
ており、基板バイアス電源線３は他の信号線群４
の下を通つてこれに接続する内部配線層５により
基板バイアス発生回路２と接続しているので、該
基板バイアス発生回路２で発生した基板バイアス
が、基板に供給されるまでに他信号の影響により
変動したり、また内部配線層５の抵抗により減衰
して基板に充分供給されなかつたりして、装置の
誤動作が生じるという問題点があつた。
ており、基板バイアス電源線３は他の信号線群４
の下を通つてこれに接続する内部配線層５により
基板バイアス発生回路２と接続しているので、該
基板バイアス発生回路２で発生した基板バイアス
が、基板に供給されるまでに他信号の影響により
変動したり、また内部配線層５の抵抗により減衰
して基板に充分供給されなかつたりして、装置の
誤動作が生じるという問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、半導体チツプ中央に位置する
基板バイアス発生回路で発生した基板バイアスを
変動、減衰させることなく、基板に安定に供給す
ることができる半導体記憶装置を得ることを目的
とする。
になされたもので、半導体チツプ中央に位置する
基板バイアス発生回路で発生した基板バイアスを
変動、減衰させることなく、基板に安定に供給す
ることができる半導体記憶装置を得ることを目的
とする。
この発明に係る半導体記憶装置は、半導体チツプ
中央に位置する基板バイアス発生回路の全周囲に
近接して、基板バイアスを供給するためのコンタ
クトを有する基板バイアス電源線を設けたもので
ある。
中央に位置する基板バイアス発生回路の全周囲に
近接して、基板バイアスを供給するためのコンタ
クトを有する基板バイアス電源線を設けたもので
ある。
この発明においては、基板バイアス電源線を基
板バイアス発生回路の全周囲に近接して設けたの
で、基板バイアスが基板の供給されるまでに他の
信号の影響により変動したり、内部配線層の抵抗
により減衰したりするのを防止でき、装置の誤動
作が生じるのを防止できる。
板バイアス発生回路の全周囲に近接して設けたの
で、基板バイアスが基板の供給されるまでに他の
信号の影響により変動したり、内部配線層の抵抗
により減衰したりするのを防止でき、装置の誤動
作が生じるのを防止できる。
以下、この発明の実施例を図について説明す
る。
る。
第１図はこの発明の一実施例による半導体記憶
装置を示す平面図であり、主として基板バイアス
電源線及びその基板へのコンタクト位置を示して
いる。図において、第３図に示す従来装置と同一
符号は同じものを示す。本実施例は、基板バイア
ス電源線３を基板バイアス発生回路２の全周囲に
近接して設けたものである。また、第２図は本実
施例の基板バイアス電源線３のコンタクト部を示
す断面図であり、図において、７はＰ形基板、８
はP+ウエル、９は高濃度P++層である。
装置を示す平面図であり、主として基板バイアス
電源線及びその基板へのコンタクト位置を示して
いる。図において、第３図に示す従来装置と同一
符号は同じものを示す。本実施例は、基板バイア
ス電源線３を基板バイアス発生回路２の全周囲に
近接して設けたものである。また、第２図は本実
施例の基板バイアス電源線３のコンタクト部を示
す断面図であり、図において、７はＰ形基板、８
はP+ウエル、９は高濃度P++層である。
このような構成になる半導体記憶装置では、基
板バイアス電源線３を基板バイアス発生回路２の
周囲に近接して設けたので、基板バイアスが他の
信号線群からの信号の影響により変動したり、内
部配線層５の抵抗により減衰したりするのを防止
でき、基板バイアスを基板に安定して供給でき、
装置の誤動作が生じるを防ぐことができる。
板バイアス電源線３を基板バイアス発生回路２の
周囲に近接して設けたので、基板バイアスが他の
信号線群からの信号の影響により変動したり、内
部配線層５の抵抗により減衰したりするのを防止
でき、基板バイアスを基板に安定して供給でき、
装置の誤動作が生じるを防ぐことができる。
さらに、Ｐ形基板７の表面に位置するP+ウエ
ル８内に高濃度P++層９を設け、これと基板バイ
アス電源線３とをオーミツクコンタクトしている
ので、コンタクト抵抗が減少し、Ｐ形基板７と
P+ウエル８の接合面積の増大による電源供給面
積の拡大がなされ、変動の少ない基板バイアスを
より安定に供給することができる。
ル８内に高濃度P++層９を設け、これと基板バイ
アス電源線３とをオーミツクコンタクトしている
ので、コンタクト抵抗が減少し、Ｐ形基板７と
P+ウエル８の接合面積の増大による電源供給面
積の拡大がなされ、変動の少ない基板バイアスを
より安定に供給することができる。
以上のように、この発明の半導体記憶装置によ
れば、半導体チツプ中央に位置する基板バイアス
発生回路の全周囲に近接して基板バイアス電源線
を設けたので、基板バイアスを変動、減衰させる
ことなく安定に基板に供給することができ、装置
の誤動作が生じるのを防止できる効果がある。
れば、半導体チツプ中央に位置する基板バイアス
発生回路の全周囲に近接して基板バイアス電源線
を設けたので、基板バイアスを変動、減衰させる
ことなく安定に基板に供給することができ、装置
の誤動作が生じるのを防止できる効果がある。
第１図はこの発明の一実施例による半導体記憶
装置を示す平面図、第２図はこの発明の一実施例
による半導体記憶装置の基板バイアス電源線のコ
ンタクト部を示す断面図、第３図は従来の半導体
記憶装置を示す平面図である。 図において、１は半導体チツプ、２は基板バイ
アス発生回路、３は基板バイアス電源線、４は他
の信号線群、５は内部配線層、６はコンタクト、
７はＰ形基板、８はP+ウエル、９は高濃度P++層
である。 なお図中同一符号は同一又は相当部分を示す。
装置を示す平面図、第２図はこの発明の一実施例
による半導体記憶装置の基板バイアス電源線のコ
ンタクト部を示す断面図、第３図は従来の半導体
記憶装置を示す平面図である。 図において、１は半導体チツプ、２は基板バイ
アス発生回路、３は基板バイアス電源線、４は他
の信号線群、５は内部配線層、６はコンタクト、
７はＰ形基板、８はP+ウエル、９は高濃度P++層
である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体チツプ中央に基板バイアス発生回路を
備えた半導体記憶装置において、 基板に基板バイアスを供給するためのコンタク
トを有する基板バイアス電源線を上記基板バイア
ス発生回路の全周囲に近接して設けたことを特徴
とする半導体記憶装置。 ２ 上記基板バイアス電源線は、Ｐ形基板表面に
設けられたP+ウエル内の高濃度P++層とオーミツ
クコンタクトしていることを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301963A JPS63153852A (ja) | 1986-12-17 | 1986-12-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301963A JPS63153852A (ja) | 1986-12-17 | 1986-12-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153852A JPS63153852A (ja) | 1988-06-27 |
| JPH0581064B2 true JPH0581064B2 (ja) | 1993-11-11 |
Family
ID=17903230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301963A Granted JPS63153852A (ja) | 1986-12-17 | 1986-12-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63153852A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112274A (ja) * | 1988-10-21 | 1990-04-24 | Hitachi Ltd | 半導体記憶装置 |
| JP2978507B2 (ja) * | 1989-06-26 | 1999-11-15 | 日本電気株式会社 | 半導体記憶装置 |
| JP6384210B2 (ja) | 2014-09-02 | 2018-09-05 | 株式会社ソシオネクスト | 半導体装置 |
-
1986
- 1986-12-17 JP JP61301963A patent/JPS63153852A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63153852A (ja) | 1988-06-27 |
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