JPH0581070A - プログラマブルコントローラ、およびプログラマブルコントローラにおけるユーザプログラム実行方法 - Google Patents
プログラマブルコントローラ、およびプログラマブルコントローラにおけるユーザプログラム実行方法Info
- Publication number
- JPH0581070A JPH0581070A JP3324684A JP32468491A JPH0581070A JP H0581070 A JPH0581070 A JP H0581070A JP 3324684 A JP3324684 A JP 3324684A JP 32468491 A JP32468491 A JP 32468491A JP H0581070 A JPH0581070 A JP H0581070A
- Authority
- JP
- Japan
- Prior art keywords
- user program
- program
- flag
- execution
- instruction word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】 ユーザプログラムの実行時に、命令の実行効
率が低下せず、且つ、ブレークポイント数も制限されず
に、任意のブレークポイントアドレスでシステムプログ
ラムの割込処理を発生する。 【構成】 ユーザプログラムメモリ（ＵＭ）１４に格納
されたユーザプログラムの命令語毎に、その命令語の実
行前あるいは実行後にシステムプログラムの割込処理を
発生させるか否かを示すフラグをフラグメモリ（ＦＬ
Ｍ）１５に設定する。そして、ＭＰＵ１４がユーザプロ
グラムの実行時に、命令語と共にその命令語に対応した
フラグメモリ１５に設定されたフラグを読出して、フラ
グがシステムプログラムの割込処理を示している場合に
は、当該命令語の実行前あるいは実行後にユーザプログ
ラムの実行を停止して、システムプログラムの割込処理
を実行する。
率が低下せず、且つ、ブレークポイント数も制限されず
に、任意のブレークポイントアドレスでシステムプログ
ラムの割込処理を発生する。 【構成】 ユーザプログラムメモリ（ＵＭ）１４に格納
されたユーザプログラムの命令語毎に、その命令語の実
行前あるいは実行後にシステムプログラムの割込処理を
発生させるか否かを示すフラグをフラグメモリ（ＦＬ
Ｍ）１５に設定する。そして、ＭＰＵ１４がユーザプロ
グラムの実行時に、命令語と共にその命令語に対応した
フラグメモリ１５に設定されたフラグを読出して、フラ
グがシステムプログラムの割込処理を示している場合に
は、当該命令語の実行前あるいは実行後にユーザプログ
ラムの実行を停止して、システムプログラムの割込処理
を実行する。
Description
【０００１】
【産業上の利用分野】本発明は、ユーザが設定した複数
の命令語からなるユーザプログラムを実行するプログラ
マブルコントローラ（以下、ＰＣという）、およびこの
ようなＰＣにおけるユーザプログラム実行方法に関す
る。
の命令語からなるユーザプログラムを実行するプログラ
マブルコントローラ（以下、ＰＣという）、およびこの
ようなＰＣにおけるユーザプログラム実行方法に関す
る。
【０００２】
【従来の技術】従来、ＰＣにおいてユーザプログラムを
実行する場合には、図３に示すように、ＭＰＵ１がユー
ザプログラムメモリ（ＵＭ）４に格納されたユーザプロ
グラムの内容を随時取り出して直接あるいは間接的に実
行し、その実行結果をワークメモリ等としてのＲＡＭ３
に格納していた。尚、ＲＯＭ２にはＭＰＵ１がデバッグ
等のメイン処理、およびモニタリングやデータトレース
等の割込処理を行うためのシステムプログラムが格納さ
れている。
実行する場合には、図３に示すように、ＭＰＵ１がユー
ザプログラムメモリ（ＵＭ）４に格納されたユーザプロ
グラムの内容を随時取り出して直接あるいは間接的に実
行し、その実行結果をワークメモリ等としてのＲＡＭ３
に格納していた。尚、ＲＯＭ２にはＭＰＵ１がデバッグ
等のメイン処理、およびモニタリングやデータトレース
等の割込処理を行うためのシステムプログラムが格納さ
れている。
【０００３】
【発明が解決しようとする課題】ところで、ユーザプロ
グラムのデバッグ時等には、そのデバッグ動作を任意の
アドレス（以下、ブレークポイントアドレスという）で
停止させ、システムプログラムの割込処理によってＩ／
Ｏメモリに記憶された入出力データ等のモニタリングや
データトレースを行う場合がある。
グラムのデバッグ時等には、そのデバッグ動作を任意の
アドレス（以下、ブレークポイントアドレスという）で
停止させ、システムプログラムの割込処理によってＩ／
Ｏメモリに記憶された入出力データ等のモニタリングや
データトレースを行う場合がある。
【０００４】しかし、従来のＰＣでは、任意のブレーク
ポイントアドレスでシステムプログラムの割込処理を発
生させるためにソフトウエアあるいはハードウエア等に
より各命令語のアドレスを監視していたため、ソフトウ
エアによるアドレス監視の場合には命令の実行効率の低
下を招く一方、ハードウエアによるアドレス監視の場合
にはブレークポイントアドレス格納用のレジスタを設け
る必要が生じ、ブレークポイント数がレジスタの数によ
って制限される等の問題が生じる。
ポイントアドレスでシステムプログラムの割込処理を発
生させるためにソフトウエアあるいはハードウエア等に
より各命令語のアドレスを監視していたため、ソフトウ
エアによるアドレス監視の場合には命令の実行効率の低
下を招く一方、ハードウエアによるアドレス監視の場合
にはブレークポイントアドレス格納用のレジスタを設け
る必要が生じ、ブレークポイント数がレジスタの数によ
って制限される等の問題が生じる。
【０００５】そこで、本発明はこのような問題に鑑みな
されたもので、ユーザプログラムの実行時に、命令の実
行効率が低下せず、且つ、ブレークポイント数も制限さ
れずに、任意のブレークポイントアドレスでシステムプ
ログラムの割込処理を発生できるＰＣおよびＰＣにおけ
るユーザプログラム実行方法を提供することを目的とす
る。
されたもので、ユーザプログラムの実行時に、命令の実
行効率が低下せず、且つ、ブレークポイント数も制限さ
れずに、任意のブレークポイントアドレスでシステムプ
ログラムの割込処理を発生できるＰＣおよびＰＣにおけ
るユーザプログラム実行方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記課題を解決するため
請求項１記載の発明では、所定の割込処理およびメイン
処理からなるシステムプログラムを格納したシステムプ
ログラムメモリと、ユーザが設定した複数の命令語から
なるユーザプログラムを格納したユーザプログラムメモ
リと、上記ユーザプログラムメモリに格納されたユーザ
プログラムの各命令語に対応して、その各命令語の実行
前あるいは実行後にシステムプログラムの割込処理を発
生させるか否かを示すフラグが設定されたフラグメモリ
と、上記システムプログラムのメイン処理による上記ユ
ーザプログラムの実行時に、命令語と共にその命令語に
対応した上記フラグメモリのフラグを読出し、フラグが
システムプログラムの割込処理を示している場合には、
当該命令語の実行前あるいは実行後にユーザプログラム
の実行を停止して、システムプログラムの割込処理を実
行するプロセッサと、を具備することを特徴とする。
請求項１記載の発明では、所定の割込処理およびメイン
処理からなるシステムプログラムを格納したシステムプ
ログラムメモリと、ユーザが設定した複数の命令語から
なるユーザプログラムを格納したユーザプログラムメモ
リと、上記ユーザプログラムメモリに格納されたユーザ
プログラムの各命令語に対応して、その各命令語の実行
前あるいは実行後にシステムプログラムの割込処理を発
生させるか否かを示すフラグが設定されたフラグメモリ
と、上記システムプログラムのメイン処理による上記ユ
ーザプログラムの実行時に、命令語と共にその命令語に
対応した上記フラグメモリのフラグを読出し、フラグが
システムプログラムの割込処理を示している場合には、
当該命令語の実行前あるいは実行後にユーザプログラム
の実行を停止して、システムプログラムの割込処理を実
行するプロセッサと、を具備することを特徴とする。
【０００７】また、上記目的を達成するため請求項２記
載の発明では、所定の割込処理およびメイン処理からな
るシステムプログラムにより、ユーザが設定した複数の
命令語からなるユーザプログラムを実行する際のプログ
ラマブルコントローラにおけるユーザプログラム実行方
法において、ユーザプログラムの各命令語に、その命令
語の実行前あるいは実行後に上記システムプログラムの
割込処理を発生させるか否かを示すフラグを予め設定し
ておき、システムプログラムのメイン処理によるユーザ
プログラムの実行時に、命令語と共にその命令語に対応
したフラグを読出し、フラグがシステムプログラムの割
込処理を示している場合には、当該命令語の実行前ある
いは実行後にユーザプログラムの実行を停止して、シス
テムプログラムの割込処理を実行する、ことを特徴とす
る。
載の発明では、所定の割込処理およびメイン処理からな
るシステムプログラムにより、ユーザが設定した複数の
命令語からなるユーザプログラムを実行する際のプログ
ラマブルコントローラにおけるユーザプログラム実行方
法において、ユーザプログラムの各命令語に、その命令
語の実行前あるいは実行後に上記システムプログラムの
割込処理を発生させるか否かを示すフラグを予め設定し
ておき、システムプログラムのメイン処理によるユーザ
プログラムの実行時に、命令語と共にその命令語に対応
したフラグを読出し、フラグがシステムプログラムの割
込処理を示している場合には、当該命令語の実行前ある
いは実行後にユーザプログラムの実行を停止して、シス
テムプログラムの割込処理を実行する、ことを特徴とす
る。
【０００８】
【作用】本発明では、ユーザプログラムの各命令語にシ
ステムプログラムの割込処理の有無を示すフラグが設定
されており、システムプログラムのメイン処理によりユ
ーザプログラムの命令語と共にその命令後に対応したフ
ラグが読出されるため、その際のフラグがシステムプロ
グラムの割込処理発生を示している場合には、当該命令
語の実行前あるいは実行後にユーザプログラムの実行を
停止して、システムプログラムの割込処理を実行する。
このため、ブレークポイント数を命令語の数だけ設定す
ることができると共に、任意の命令語でユーザプログラ
ム上での割込処理を行うことができる。
ステムプログラムの割込処理の有無を示すフラグが設定
されており、システムプログラムのメイン処理によりユ
ーザプログラムの命令語と共にその命令後に対応したフ
ラグが読出されるため、その際のフラグがシステムプロ
グラムの割込処理発生を示している場合には、当該命令
語の実行前あるいは実行後にユーザプログラムの実行を
停止して、システムプログラムの割込処理を実行する。
このため、ブレークポイント数を命令語の数だけ設定す
ることができると共に、任意の命令語でユーザプログラ
ム上での割込処理を行うことができる。
【０００９】
【実施例】以下、本発明に係るＰＣの一実施例を図面に
基づいて説明する。
基づいて説明する。
【００１０】図１は、本実施例のＰＣの構成を示してい
る。このＰＣは、図に示すようにＰＣ内で演算・制御を
行うプロセッサ（以下、ＭＰＵという）１１と、ＭＰＵ
１１にデバッグ等のメイン処理およびモニタリングやデ
ータトレース等の割込処理を実行させるシステムプログ
ラムが格納されたＲＯＭ１２と、入出力データを記憶す
るＩ／ＯメモリおよびＭＰＵ１１で演算されたデータ等
を記憶するワークメモリとして使用されるＲＡＭ１３
と、ユーザにより任意に設定された複数の連続した命令
語からなるユーザプログラムが格納されるユーザプログ
ラムメモリ（ＵＭ）１４と、後述するフラグがセットさ
れるフラグメモリ（ＦＬＭ）１３とを有する。
る。このＰＣは、図に示すようにＰＣ内で演算・制御を
行うプロセッサ（以下、ＭＰＵという）１１と、ＭＰＵ
１１にデバッグ等のメイン処理およびモニタリングやデ
ータトレース等の割込処理を実行させるシステムプログ
ラムが格納されたＲＯＭ１２と、入出力データを記憶す
るＩ／ＯメモリおよびＭＰＵ１１で演算されたデータ等
を記憶するワークメモリとして使用されるＲＡＭ１３
と、ユーザにより任意に設定された複数の連続した命令
語からなるユーザプログラムが格納されるユーザプログ
ラムメモリ（ＵＭ）１４と、後述するフラグがセットさ
れるフラグメモリ（ＦＬＭ）１３とを有する。
【００１１】図２は、ユーザプログラムメモリ１４およ
びフラグメモリ１５の記憶エリアを示している。ユーザ
プログラムメモリ１４には各命令語が格納されるエリア
が設けられている一方、フラグメモリ１５にはその各命
令語に対応した１bit のフラグが格納されるエリアが設
けられている。そして、ユーザプログラムの命令語毎に
アドレスが設定されていると共に、フラグメモリ１５の
フラグにも各々が対応する各命令と同一のアドレスが設
定されており、ＭＰＵ１１はアドレスを指定してユーザ
プログラムの各命令語を読出す際、各命令語に対応した
フラグにもアクセスしてそのフラグを読出せるように構
成されている。
びフラグメモリ１５の記憶エリアを示している。ユーザ
プログラムメモリ１４には各命令語が格納されるエリア
が設けられている一方、フラグメモリ１５にはその各命
令語に対応した１bit のフラグが格納されるエリアが設
けられている。そして、ユーザプログラムの命令語毎に
アドレスが設定されていると共に、フラグメモリ１５の
フラグにも各々が対応する各命令と同一のアドレスが設
定されており、ＭＰＵ１１はアドレスを指定してユーザ
プログラムの各命令語を読出す際、各命令語に対応した
フラグにもアクセスしてそのフラグを読出せるように構
成されている。
【００１２】また、各フラグの設定は予めユーザが設定
するもので、ブレークポイント（ＢＰ）、つまりシステ
ムプログラムの割込処理を発生させる命令語にはフラグ
“１”をセットする一方、そのままメイン処理により実
行する命令語にはフラグ“０”をセットする。
するもので、ブレークポイント（ＢＰ）、つまりシステ
ムプログラムの割込処理を発生させる命令語にはフラグ
“１”をセットする一方、そのままメイン処理により実
行する命令語にはフラグ“０”をセットする。
【００１３】このように構成されたＰＣにおいて、ＭＰ
Ｕ１１がユーザプログラムを実行する際に、例えば図２
に示すように「命令語２」および「命令語５」がそれぞ
れブレークポイント「ＢＰ１」，「ＢＰ２」に指定され
て、フラグ“１”が設定されている場合には、それらの
ブレークポイントの命令語実行後に、メイン処理による
ユーザプログラムの実行が停止されて、システムプログ
ラムの割込処理が実行される。そして、割込処理終了後
には、割込前の状態に復元して、システムプログラムの
メイン処理によるユーザプログラムの実行が再開され
る。
Ｕ１１がユーザプログラムを実行する際に、例えば図２
に示すように「命令語２」および「命令語５」がそれぞ
れブレークポイント「ＢＰ１」，「ＢＰ２」に指定され
て、フラグ“１”が設定されている場合には、それらの
ブレークポイントの命令語実行後に、メイン処理による
ユーザプログラムの実行が停止されて、システムプログ
ラムの割込処理が実行される。そして、割込処理終了後
には、割込前の状態に復元して、システムプログラムの
メイン処理によるユーザプログラムの実行が再開され
る。
【００１４】従って、本実施例では、ソフトウエアやハ
ードウエア等によりユーザプログラムの各命令語のアド
レスを監視せず、各命令語にそれぞれ対応させて設定し
たフラグによりシステムプログラムの割込処理が発生す
るため、命令の実行効率を低下させずに命令語の数だけ
ブレークポイント数を設定できると共に、任意の命令語
でシステムプログラムの割込処理を発生できる。
ードウエア等によりユーザプログラムの各命令語のアド
レスを監視せず、各命令語にそれぞれ対応させて設定し
たフラグによりシステムプログラムの割込処理が発生す
るため、命令の実行効率を低下させずに命令語の数だけ
ブレークポイント数を設定できると共に、任意の命令語
でシステムプログラムの割込処理を発生できる。
【００１５】このため、ユーザプログラムのデバッグ時
等には任意のアドレスでユーザプログラムの実行を停止
させ、システムプログラムの割込処理によってＲＡＭ１
３におけるＩ／Ｏメモリの内容等を読出してモニタリン
グやデータトレース等を効率よく行うことが可能にな
る。
等には任意のアドレスでユーザプログラムの実行を停止
させ、システムプログラムの割込処理によってＲＡＭ１
３におけるＩ／Ｏメモリの内容等を読出してモニタリン
グやデータトレース等を効率よく行うことが可能にな
る。
【００１６】また、ＭＰＵ１１の命令実行部分をパイプ
ライン化すれば、現在実行中の命令語はそれより少なく
とも１つ前の命令語の実行時にその命令語に対応したフ
ラグと共に読出されているため、ブレークポイントとな
る命令語のフラグが“１”でシステムプログラムの割込
処理を示している場合には、その命令語を実行する前に
システムプログラムの割込処理が発生し、その割込処理
終了後には割込前の状態に戻って中断した次の命令から
ユーザプログラムの実行が再開し、デバッグの際のオー
バーヘッドタイムがほとんどなくなる。
ライン化すれば、現在実行中の命令語はそれより少なく
とも１つ前の命令語の実行時にその命令語に対応したフ
ラグと共に読出されているため、ブレークポイントとな
る命令語のフラグが“１”でシステムプログラムの割込
処理を示している場合には、その命令語を実行する前に
システムプログラムの割込処理が発生し、その割込処理
終了後には割込前の状態に戻って中断した次の命令から
ユーザプログラムの実行が再開し、デバッグの際のオー
バーヘッドタイムがほとんどなくなる。
【００１７】尚、本実施例ではフラグメモリを設けて、
各命令語にシステムプログラムの割込処理を発生させる
か否かを示す１bit のフラグを設定して説明したが、本
発明では、そのような各命令語に対応して設定するフラ
グは１bit ではなく数bit でも勿論良く、また、新たに
フラグメモリを設けずにユーザプログラムメモリの一部
のエリアにそのようなフラグを設定したり、各命令語の
フレームにフラグを設定するようにしてもよい。
各命令語にシステムプログラムの割込処理を発生させる
か否かを示す１bit のフラグを設定して説明したが、本
発明では、そのような各命令語に対応して設定するフラ
グは１bit ではなく数bit でも勿論良く、また、新たに
フラグメモリを設けずにユーザプログラムメモリの一部
のエリアにそのようなフラグを設定したり、各命令語の
フレームにフラグを設定するようにしてもよい。
【００１８】
【発明の効果】以上説明したように、本発明では、ユー
ザプログラムの各命令語にシステムプログラムの割込処
理の有無を示すフラグを設定すると共に、システムプロ
グラムのメイン処理の時にはユーザプログラムの命令語
と共にその命令後に対応したフラグを読出すようにした
ため、フラグがシステムプログラムの割込処理を示して
いる場合には、当該命令語の実行前あるいは実行後にユ
ーザプログラムの実行を停止して、システムプログラム
の割込処理を実行できる。
ザプログラムの各命令語にシステムプログラムの割込処
理の有無を示すフラグを設定すると共に、システムプロ
グラムのメイン処理の時にはユーザプログラムの命令語
と共にその命令後に対応したフラグを読出すようにした
ため、フラグがシステムプログラムの割込処理を示して
いる場合には、当該命令語の実行前あるいは実行後にユ
ーザプログラムの実行を停止して、システムプログラム
の割込処理を実行できる。
【００１９】このため、ユーザプログラムのデバッグ時
等には任意のアドレスでユーザプログラムの実行を停止
させ、システムプログラムの割込処理によって、入出力
データが記憶されたＩ／Ｏメモリの内容等を読出してそ
の内容のモニタリングやデータトレース等を効率よく行
うことが可能になる。
等には任意のアドレスでユーザプログラムの実行を停止
させ、システムプログラムの割込処理によって、入出力
データが記憶されたＩ／Ｏメモリの内容等を読出してそ
の内容のモニタリングやデータトレース等を効率よく行
うことが可能になる。
【図面の簡単な説明】
【図１】本発明に係るＰＣの一実施例を示すブロック
図。
図。
【図２】ユーザプログラムメモリおよびフラグメモリの
記憶エリアを示すメモリマップ。
記憶エリアを示すメモリマップ。
【図３】従来のＰＣの概略構成を示すブロック図。
１１ プロセッサ（ＭＰＵ） １２ システムプログラムメモリ（ＲＯＭ） １４ ユーザプログラムメモリ（ＵＭ） １５ フラグメモリ（ＦＬＭ）
Claims (2)
- 【請求項１】 所定の割込処理およびメイン処理からな
るシステムプログラムを格納したシステムプログラムメ
モリと、 ユーザが設定した複数の命令語からなるユーザプログラ
ムを格納したユーザプログラムメモリと、 上記ユーザプログラムメモリに格納されたユーザプログ
ラムの各命令語に対応して、その各命令語の実行前ある
いは実行後にシステムプログラムの割込処理を発生させ
るか否かを示すフラグが設定されたフラグメモリと、 上記システムプログラムのメイン処理による上記ユーザ
プログラムの実行時に、命令語と共にその命令語に対応
した上記フラグメモリのフラグを読出し、フラグがシス
テムプログラムの割込処理を示している場合には、当該
命令語の実行前あるいは実行後にユーザプログラムの実
行を停止して、システムプログラムの割込処理を実行す
るプロセッサと、 を具備することを特徴とするプログラマブルコントロー
ラ。 - 【請求項２】 所定の割込処理およびメイン処理からな
るシステムプログラムにより、ユーザが設定した複数の
命令語からなるユーザプログラムを実行する際のプログ
ラマブルコントローラにおけるユーザプログラム実行方
法において、ユーザプログラムの各命令語に、その命令
語の実行前あるいは実行後に上記システムプログラムの
割込処理を発生させるか否かを示すフラグを予め設定し
ておき、 システムプログラムのメイン処理によるユーザプログラ
ムの実行時に、命令語と共にその命令語に対応したフラ
グを読出し、フラグがシステムプログラムの割込処理を
示している場合には、当該命令語の実行前あるいは実行
後にユーザプログラムの実行を停止して、システムプロ
グラムの割込処理を実行する、 ことを特徴とするプログラマブルコントローラにおける
ユーザプログラム実行方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40106190 | 1990-12-10 | ||
| JP2-401061 | 1990-12-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581070A true JPH0581070A (ja) | 1993-04-02 |
Family
ID=18510920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324684A Pending JPH0581070A (ja) | 1990-12-10 | 1991-12-09 | プログラマブルコントローラ、およびプログラマブルコントローラにおけるユーザプログラム実行方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581070A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021180A1 (en) * | 1994-12-29 | 1996-07-11 | Siemens Energy & Automation, Inc. | Dynamic user interrupt scheme in a programmable logic controller |
| JP2011134315A (ja) * | 2009-12-23 | 2011-07-07 | Intel Corp | 部分的なエミュレーション環境におけるソース命令セットアーキテクチャ（ｉｓａ）コードから、変換済みコードへの遷移 |
| US9405551B2 (en) | 2013-03-12 | 2016-08-02 | Intel Corporation | Creating an isolated execution environment in a co-designed processor |
| US9891936B2 (en) | 2013-09-27 | 2018-02-13 | Intel Corporation | Method and apparatus for page-level monitoring |
| US10621092B2 (en) | 2008-11-24 | 2020-04-14 | Intel Corporation | Merging level cache and data cache units having indicator bits related to speculative execution |
| US10649746B2 (en) | 2011-09-30 | 2020-05-12 | Intel Corporation | Instruction and logic to perform dynamic binary translation |
| US10725755B2 (en) | 2008-11-24 | 2020-07-28 | Intel Corporation | Systems, apparatuses, and methods for a hardware and software system to automatically decompose a program to multiple parallel threads |
-
1991
- 1991-12-09 JP JP3324684A patent/JPH0581070A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021180A1 (en) * | 1994-12-29 | 1996-07-11 | Siemens Energy & Automation, Inc. | Dynamic user interrupt scheme in a programmable logic controller |
| US10621092B2 (en) | 2008-11-24 | 2020-04-14 | Intel Corporation | Merging level cache and data cache units having indicator bits related to speculative execution |
| US10725755B2 (en) | 2008-11-24 | 2020-07-28 | Intel Corporation | Systems, apparatuses, and methods for a hardware and software system to automatically decompose a program to multiple parallel threads |
| JP2011134315A (ja) * | 2009-12-23 | 2011-07-07 | Intel Corp | 部分的なエミュレーション環境におけるソース命令セットアーキテクチャ（ｉｓａ）コードから、変換済みコードへの遷移 |
| US10649746B2 (en) | 2011-09-30 | 2020-05-12 | Intel Corporation | Instruction and logic to perform dynamic binary translation |
| US9405551B2 (en) | 2013-03-12 | 2016-08-02 | Intel Corporation | Creating an isolated execution environment in a co-designed processor |
| US9891936B2 (en) | 2013-09-27 | 2018-02-13 | Intel Corporation | Method and apparatus for page-level monitoring |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2526688B2 (ja) | プログラマブルコントロ―ラおよびシ―ケンスプログラムの部分実行方法 | |
| US20030018957A1 (en) | Debugger monitor with anticipatory highlights | |
| JP2653411B2 (ja) | ブレークポイント設定方法 | |
| JPH0581087A (ja) | プロセサのモニタ方式 | |
| JPH0465729A (ja) | シンボリック・デバッガ | |
| JPS638946A (ja) | プログラムデバツグサポ−ト方式 | |
| JPS62271003A (ja) | プログラマブルコントロ−ラ | |
| JPH04328644A (ja) | デバッグ支援装置 | |
| JPH04167146A (ja) | 情報処理装置のアドレストレース方式 | |
| JPH08286950A (ja) | 情報処理装置及びトレース情報格納方法 | |
| JPS6393049A (ja) | プログラム・デバツグ装置 | |
| JPS59202546A (ja) | デバツグ装置 | |
| JPS59202550A (ja) | デバツグ装置 | |
| JPH05204680A (ja) | 情報処理装置の誤動作防止方式 | |
| JPH0468446A (ja) | デバッグ支援装置 | |
| JPH0259829A (ja) | マイクロコンピュータ | |
| JPH02100146A (ja) | トレース決定方式 | |
| JPH05204710A (ja) | イベントトレース装置 | |
| JPS61134850A (ja) | 従属プロセツサのデバツグ方法 | |
| JPH0581068A (ja) | デバツグ支援装置 | |
| JPS6349942A (ja) | 演算処理装置 | |
| JPS6376053A (ja) | マルチコンピユ−タ装置 | |
| JPS603032A (ja) | 情報処理装置 | |
| JPH11191072A (ja) | デバッグのブレイク処理方法及びデバッグ処理装置 | |
| JPH02191046A (ja) | プログラムの追跡方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990122 |