JPH0581070B2 - - Google Patents
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- JPH0581070B2 JPH0581070B2 JP61049602A JP4960286A JPH0581070B2 JP H0581070 B2 JPH0581070 B2 JP H0581070B2 JP 61049602 A JP61049602 A JP 61049602A JP 4960286 A JP4960286 A JP 4960286A JP H0581070 B2 JPH0581070 B2 JP H0581070B2
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- JP
- Japan
- Prior art keywords
- transistor
- voltage
- control gate
- nonvolatile memory
- memory transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置及びその駆動
方法に関し、特にスタツクド・ゲート型の不揮発
性のトランジスタと、MOS型トランジスタとを
用いた不揮発性半導体記憶装置及びその駆動方法
に関する。
方法に関し、特にスタツクド・ゲート型の不揮発
性のトランジスタと、MOS型トランジスタとを
用いた不揮発性半導体記憶装置及びその駆動方法
に関する。
従来から不揮発性半導体記憶装置については各
種様々な構成が提案されている。そして、その中
で最も一般的なものは、浮遊ゲート電極を有し電
気的に書込を行い、紫外線で消去する半導体記憶
装置（以下これをEPROMと称す）である。
種様々な構成が提案されている。そして、その中
で最も一般的なものは、浮遊ゲート電極を有し電
気的に書込を行い、紫外線で消去する半導体記憶
装置（以下これをEPROMと称す）である。
次に、図面を参照して従来のEPROMを説明す
る。
る。
第３図はこの従来のEPROMの一例の部分平面
図であり、第４図は第３図に示す従来のEPROM
の等価回路図である。説明を簡単にするために、
このEPROMの構成を４ビツトとする。
図であり、第４図は第３図に示す従来のEPROM
の等価回路図である。説明を簡単にするために、
このEPROMの構成を４ビツトとする。
この従来のEPROMの不揮発性のメモリトラン
ジスタは、絶縁膜で囲まれ、外部接続がされてい
ず、電荷を蓄積する浮遊ゲート電極１と、浮遊ゲ
ート電極１の電荷を制御する制御ゲート電極２
と、コンタクト孔４と、メモリトランジスタ・ド
レイン拡散層８と、メモリトランジスタ・ソース
拡散層９とから成つている。
ジスタは、絶縁膜で囲まれ、外部接続がされてい
ず、電荷を蓄積する浮遊ゲート電極１と、浮遊ゲ
ート電極１の電荷を制御する制御ゲート電極２
と、コンタクト孔４と、メモリトランジスタ・ド
レイン拡散層８と、メモリトランジスタ・ソース
拡散層９とから成つている。
さらに、このEPROMは、制御ゲート電極２ど
うしが接続されてワード線Ｘ１およびＸ２を形成
し、メモリトランジスタ・ドレイン拡散層８どう
しがコンタクト孔４を介して接続されてビツト線
Ｙ１およびＹ２を形成し、メモリトランジスタ・
ソース拡散層９どうしが接続されて、例えば、接
地電位等の低電圧ラインとする構成である。
うしが接続されてワード線Ｘ１およびＸ２を形成
し、メモリトランジスタ・ドレイン拡散層８どう
しがコンタクト孔４を介して接続されてビツト線
Ｙ１およびＹ２を形成し、メモリトランジスタ・
ソース拡散層９どうしが接続されて、例えば、接
地電位等の低電圧ラインとする構成である。
このEPROMの特長は第１に、一配列単位のメ
モリトランジスタが１個だけからなつていること
であり、第２にワード線がメモリトランジスタの
制御ゲート電極そのものになつていることであ
る。
モリトランジスタが１個だけからなつていること
であり、第２にワード線がメモリトランジスタの
制御ゲート電極そのものになつていることであ
る。
このため集積化に適した構成となつている。
しかし上述した従来のEPROMは、逆に、以下
のような問題点を有している。
のような問題点を有している。
まず第１にプログラミング時の非選択メモリト
ランジスタを流れる寄生リーク電流の存在であ
る。選択されたメモリトランジスタをプログラム
するときはワード線、例えばＸ１及びビツト線、
例えばＹ１に高電圧を印加して大きなチヤネル電
流を流し、ホツトエレクトロンを発生させる。こ
のとき、他のワード線は低電圧に固定される。
ランジスタを流れる寄生リーク電流の存在であ
る。選択されたメモリトランジスタをプログラム
するときはワード線、例えばＸ１及びビツト線、
例えばＹ１に高電圧を印加して大きなチヤネル電
流を流し、ホツトエレクトロンを発生させる。こ
のとき、他のワード線は低電圧に固定される。
しかし、メモリトランジスタのドレイン電極に
はビツト線から高電圧が印加されているので、浮
遊ゲート電極の電位は、ドレインと浮遊ゲート電
極との間の容量結合のため上昇する。この電位が
メモリトランジスタの閾値を超えると、非選択メ
モリトランジスタに寄生リーク電流が流れる。
はビツト線から高電圧が印加されているので、浮
遊ゲート電極の電位は、ドレインと浮遊ゲート電
極との間の容量結合のため上昇する。この電位が
メモリトランジスタの閾値を超えると、非選択メ
モリトランジスタに寄生リーク電流が流れる。
この寄生リーク電流はビツトラインを通じて流
れるが、この電流が原因でEPROM内の選択され
たメモリトランジスタのプログラミング特性が劣
化することはよく知られている。
れるが、この電流が原因でEPROM内の選択され
たメモリトランジスタのプログラミング特性が劣
化することはよく知られている。
例えば、アイ・イー・デイー・エム・ダイジエ
スト・オブ・テクノロジ・ペーパ（I.E.D.M.
Digest of technology paper）、1980年、第38〜
41頁に記載されている。
スト・オブ・テクノロジ・ペーパ（I.E.D.M.
Digest of technology paper）、1980年、第38〜
41頁に記載されている。
この寄生リーク電流は、第３図及び第４図に示
すような従来のEPROMでは取除くことはできな
い。
すような従来のEPROMでは取除くことはできな
い。
第２の低電圧電源での駆動が困難である。
これを第５図に示すＮチヤネル・メモリトラン
ジスタ電流電圧特性図を使つて説明する。
ジスタ電流電圧特性図を使つて説明する。
図中、IDはドレイン電流、VGは制御ゲート電圧
を示す。曲線４１は浮遊ゲート電極に電荷が蓄積
されていない状態（以下消去状態と称す）の電圧
電流特性曲線、曲線４２は電荷が蓄積された状態
（以下書込状態と称す）の電圧電流特性曲線であ
る。
を示す。曲線４１は浮遊ゲート電極に電荷が蓄積
されていない状態（以下消去状態と称す）の電圧
電流特性曲線、曲線４２は電荷が蓄積された状態
（以下書込状態と称す）の電圧電流特性曲線であ
る。
メモリトランジスタが書込状態の場合、閾値は
上昇しワード線駆動電圧よりも閾値が高くメモリ
トランジスタは非導通状態となり、ビツト線には
電流が流れない。逆に、消去状態では閾値が低
く、メモリトランジスタは導通状態になりビツト
線に電流が流れる。高速の読出し動作のために
は、この導通状態の電流が大きい方が有利であ
る。
上昇しワード線駆動電圧よりも閾値が高くメモリ
トランジスタは非導通状態となり、ビツト線には
電流が流れない。逆に、消去状態では閾値が低
く、メモリトランジスタは導通状態になりビツト
線に電流が流れる。高速の読出し動作のために
は、この導通状態の電流が大きい方が有利であ
る。
ところが、一般にメモリトランジスタのチヤネ
ル不純物濃度は、良好なプログラミング特性を得
るために濃度が高くなつており、また二層電極構
造のため実質的なゲート膜厚も通常のMOSFET
より厚い。このためメモリトランジスタの閾値は
比較的高い値になる。
ル不純物濃度は、良好なプログラミング特性を得
るために濃度が高くなつており、また二層電極構
造のため実質的なゲート膜厚も通常のMOSFET
より厚い。このためメモリトランジスタの閾値は
比較的高い値になる。
例えば、チヤネル内不純物濃度が４×1016cm
-3、浮遊ゲート電極下のゲート酸化膜圧300Å、
浮遊ゲート電極上のゲート酸化膜厚450Åでメモ
リトランジスタの閾値は2.3Vである。このため、
ワード線駆動電圧は前記電圧以上高くなければ高
速読出し動作は不可能になる。このため、低電源
電圧によりワード線を直接駆動し、良好な読出し
動作を得ることは困難である。
-3、浮遊ゲート電極下のゲート酸化膜圧300Å、
浮遊ゲート電極上のゲート酸化膜厚450Åでメモ
リトランジスタの閾値は2.3Vである。このため、
ワード線駆動電圧は前記電圧以上高くなければ高
速読出し動作は不可能になる。このため、低電源
電圧によりワード線を直接駆動し、良好な読出し
動作を得ることは困難である。
すなわち、前述の閾値2.3Vのメモリトランジ
スタに対してワード線を電源電圧2.0Vで直接駆
動して読出し動作を行なうことは不可能である。
このため、読出し時にワード線電圧を電源電圧よ
り高くする必要があり、チヤージポンプ回路等を
用いる方法が不可欠である。ところが、チヤージ
ポンプ回路による高速の電圧上昇は、その充電供
給能力と負荷の大きさから実現は不可能である。
このように、従来のEPROMを低電源電圧で駆動
するには問題があつた。
スタに対してワード線を電源電圧2.0Vで直接駆
動して読出し動作を行なうことは不可能である。
このため、読出し時にワード線電圧を電源電圧よ
り高くする必要があり、チヤージポンプ回路等を
用いる方法が不可欠である。ところが、チヤージ
ポンプ回路による高速の電圧上昇は、その充電供
給能力と負荷の大きさから実現は不可能である。
このように、従来のEPROMを低電源電圧で駆動
するには問題があつた。
したがつて、本発明の目的は、上記問題に鑑み
これを解決する、寄生リーク電流のない低電圧駆
動のできる不揮発性半導体記憶装置を提供するこ
とにある。
これを解決する、寄生リーク電流のない低電圧駆
動のできる不揮発性半導体記憶装置を提供するこ
とにある。
本発明の不揮発性半導体記憶装置は、一導電型
の半導体基板の所定の領域に設けられソース領域
およびドレイン領域および浮遊ゲート電極および
該浮遊ゲート電極を覆うように設けた制御ゲート
電極を有する不揮発性のメモリトランジスタと該
不揮発性のメモリトランジスタのドレイン領域に
ソース領域が接続されたMOS型セレクトトラン
ジスタとから成るトランジスタセルを配列単位と
して行および列のマトリツクス状に配置して成る
トランジスタ群と、前記行の前記MOS型セレク
トトランジスタのゲート電極を接続して形成され
るワード線と、前記列の前記不揮発性のメモリト
ランジスタの制御ゲート電極を接続して形成され
る制御ゲート線と、前記列の前記不揮発性のメモ
リトランジスタのソース領域と隣接した前記列の
前記MOS型セレクトトランジスタのドレイン領
域とを共通に接続したビツト線とを備える。
の半導体基板の所定の領域に設けられソース領域
およびドレイン領域および浮遊ゲート電極および
該浮遊ゲート電極を覆うように設けた制御ゲート
電極を有する不揮発性のメモリトランジスタと該
不揮発性のメモリトランジスタのドレイン領域に
ソース領域が接続されたMOS型セレクトトラン
ジスタとから成るトランジスタセルを配列単位と
して行および列のマトリツクス状に配置して成る
トランジスタ群と、前記行の前記MOS型セレク
トトランジスタのゲート電極を接続して形成され
るワード線と、前記列の前記不揮発性のメモリト
ランジスタの制御ゲート電極を接続して形成され
る制御ゲート線と、前記列の前記不揮発性のメモ
リトランジスタのソース領域と隣接した前記列の
前記MOS型セレクトトランジスタのドレイン領
域とを共通に接続したビツト線とを備える。
また、本発明の不揮発性半導体記憶装置の駆動
方法は、一導電型の半導体基板の所定の領域に設
けられソース領域およびドレイン領域および浮遊
ゲート電極および該浮遊ゲート電極を覆うように
設けた制御ゲート電極を有する不揮発性のメモリ
トランジスタと該不揮発性のメモリトランジスタ
のドレイン領域にそのソース領域が接続された
MOS型セレクトトランジスタとから成るトラン
ジスタセルを配列単位として行および列のマトリ
ツクス状に配置して成るトランジスタ群と、前記
行の前記MOS型セレクトトランジスタのゲート
電極を接続して形成されるワード線と、前記列の
前記不揮発性のメモリトランジスタの制御ゲート
電極を接続して形成される制御ゲート線と、前記
列の前記不揮発性のメモリトランジスタのソース
領域と隣接した前記列の前記MOS型セレクトト
ランジスタのドレイン領域とを共通に接続したビ
ツト線とを備える不揮発性半導体記憶装置の書込
時に、前記制御ゲート線の全てを高電圧にし、選
択した前記トランジスタセルの前記MOS型セレ
クトトランジスタのドレイン電極に接続された第
１のビツト線を高電圧にするとともにこのMOS
型セレクトトランジスタのゲート電極に接続され
た第１のワード線を高電圧にし、前記選択した前
記トランジスタセルの前記不揮発性のメモリトラ
ンジスタのソース領域に接続した第２のビツト線
を低電圧にし、前記第１および第２のビツト線以
外のビツト線を開放状態にするかまたは前記制御
ゲート線のうち選択した前記トランジスタセルの
前記不揮発性のメモリトランジスタの制御電極に
接続された制御ゲート線のみを高電圧にし、この
他の制御ゲート線を低電圧にし、前記不揮発性半
導体記憶装置の読出時に、前記制御ゲート線の全
てを前記不揮発性のメモリトランジスタのメモリ
消去時および書込時に閾値電圧変化幅の間の電圧
にし、前記第１のビツト線を前記不揮発性のメモ
リトランジスタに電荷を供給する電圧にするとと
もに前記第１のワード線を前記MOS型セレクト
トランジスタの閾値電圧以上の電圧にし、前記第
２のビツト線を１ボルト未満の低電圧にし、前記
第１および第２のビツト線以外のビツト線を開放
状態にするものである。
方法は、一導電型の半導体基板の所定の領域に設
けられソース領域およびドレイン領域および浮遊
ゲート電極および該浮遊ゲート電極を覆うように
設けた制御ゲート電極を有する不揮発性のメモリ
トランジスタと該不揮発性のメモリトランジスタ
のドレイン領域にそのソース領域が接続された
MOS型セレクトトランジスタとから成るトラン
ジスタセルを配列単位として行および列のマトリ
ツクス状に配置して成るトランジスタ群と、前記
行の前記MOS型セレクトトランジスタのゲート
電極を接続して形成されるワード線と、前記列の
前記不揮発性のメモリトランジスタの制御ゲート
電極を接続して形成される制御ゲート線と、前記
列の前記不揮発性のメモリトランジスタのソース
領域と隣接した前記列の前記MOS型セレクトト
ランジスタのドレイン領域とを共通に接続したビ
ツト線とを備える不揮発性半導体記憶装置の書込
時に、前記制御ゲート線の全てを高電圧にし、選
択した前記トランジスタセルの前記MOS型セレ
クトトランジスタのドレイン電極に接続された第
１のビツト線を高電圧にするとともにこのMOS
型セレクトトランジスタのゲート電極に接続され
た第１のワード線を高電圧にし、前記選択した前
記トランジスタセルの前記不揮発性のメモリトラ
ンジスタのソース領域に接続した第２のビツト線
を低電圧にし、前記第１および第２のビツト線以
外のビツト線を開放状態にするかまたは前記制御
ゲート線のうち選択した前記トランジスタセルの
前記不揮発性のメモリトランジスタの制御電極に
接続された制御ゲート線のみを高電圧にし、この
他の制御ゲート線を低電圧にし、前記不揮発性半
導体記憶装置の読出時に、前記制御ゲート線の全
てを前記不揮発性のメモリトランジスタのメモリ
消去時および書込時に閾値電圧変化幅の間の電圧
にし、前記第１のビツト線を前記不揮発性のメモ
リトランジスタに電荷を供給する電圧にするとと
もに前記第１のワード線を前記MOS型セレクト
トランジスタの閾値電圧以上の電圧にし、前記第
２のビツト線を１ボルト未満の低電圧にし、前記
第１および第２のビツト線以外のビツト線を開放
状態にするものである。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図ａ〜ｅは本発明の不揮発性半導体記憶装
置の一実施例の平面図、Ａ―A′線断面図、Ｂ―
B′線断面図、Ｃ―C′線断面図、Ｄ―D′線断面図
である。
置の一実施例の平面図、Ａ―A′線断面図、Ｂ―
B′線断面図、Ｃ―C′線断面図、Ｄ―D′線断面図
である。
この実施例の不揮発性半導体記憶装置は、一導
電型の半導体基板１００の所定の領域に設けられ
たソース・ドレイン領域３０と、ソース・ドレイ
ン領域３０に挟まれたチヤネル領域４０と、チヤ
ネル領域４０を少なくとも覆い絶縁物で他の部分
から絶縁された浮遊ゲート１と、浮遊ゲート１を
少くとも覆つている制御ゲート２からなる不揮発
性のメモリトランジスタと、該メモリ・トランジ
スタに直列に接続されたMOS型のセレクトトラ
ンジスタとから成るトランジスタセルとを一配列
単位として行列状に配列して成るトランジスタ群
と、各列のセレクトトランジスタのゲートを接続
して形成されるワード線X1〜X4と、各行のメモ
リトランジスタの制御ゲートを接続して形成され
る制御ゲート線Z1〜Z3と、各列のメモリトランジ
スタのドレイン領域３０を接続して形成されるビ
ツト線Y1〜Y4とから構成されている。
電型の半導体基板１００の所定の領域に設けられ
たソース・ドレイン領域３０と、ソース・ドレイ
ン領域３０に挟まれたチヤネル領域４０と、チヤ
ネル領域４０を少なくとも覆い絶縁物で他の部分
から絶縁された浮遊ゲート１と、浮遊ゲート１を
少くとも覆つている制御ゲート２からなる不揮発
性のメモリトランジスタと、該メモリ・トランジ
スタに直列に接続されたMOS型のセレクトトラ
ンジスタとから成るトランジスタセルとを一配列
単位として行列状に配列して成るトランジスタ群
と、各列のセレクトトランジスタのゲートを接続
して形成されるワード線X1〜X4と、各行のメモ
リトランジスタの制御ゲートを接続して形成され
る制御ゲート線Z1〜Z3と、各列のメモリトランジ
スタのドレイン領域３０を接続して形成されるビ
ツト線Y1〜Y4とから構成されている。
尚、フイールド酸化膜２００は、通常の半導体
装置と同様の絶縁膜である。
装置と同様の絶縁膜である。
第２図は第１図に示す本発明の不揮発性半導体
記憶装置の等価回路図である。
記憶装置の等価回路図である。
ただし、第１図のワード線としてのX3及びX4
は省略している。
は省略している。
第２図において、メモリトランジスタQM11〜
QM13，QM21〜QM23及びメモリトランジスタQM11
〜QM13，QM21〜QM23に直列に接続されたセレク
トトランジスタQS11〜QS13，QS21〜QS23は、１組
で１つの配列単位をなし行列状に配置されてい
る。
QM13，QM21〜QM23及びメモリトランジスタQM11
〜QM13，QM21〜QM23に直列に接続されたセレク
トトランジスタQS11〜QS13，QS21〜QS23は、１組
で１つの配列単位をなし行列状に配置されてい
る。
このトランジスタ群に、各列のセレクトトラン
ジスタQS11〜QS13，QS21〜QS23のゲートを接続し
て形成されるワード線X1〜X2と、各行のメモリ
トランジスタQM11〜QM13、QM21〜QM23の制御ゲ
ートを接続した制御ゲート線Z1〜Z3と、各列のメ
モリトランジスタQM11〜QM13およびQM21〜QM23
のソース領域とそれぞれのメモリトランジスタに
隣接しているセレクトトランジスタのドレイン領
域を共通に接続して形成されるビツト線Y1〜Y4
とが設けられる。
ジスタQS11〜QS13，QS21〜QS23のゲートを接続し
て形成されるワード線X1〜X2と、各行のメモリ
トランジスタQM11〜QM13、QM21〜QM23の制御ゲ
ートを接続した制御ゲート線Z1〜Z3と、各列のメ
モリトランジスタQM11〜QM13およびQM21〜QM23
のソース領域とそれぞれのメモリトランジスタに
隣接しているセレクトトランジスタのドレイン領
域を共通に接続して形成されるビツト線Y1〜Y4
とが設けられる。
このEPROMの特長は、第１にEPROM内の一
配列単位のトランジスタセルがセレクトトランジ
スタおよびメモリトランジスタの２トランジスタ
構成になつており、それぞれのゲートが別信号で
駆動できるようになつていることである。
配列単位のトランジスタセルがセレクトトランジ
スタおよびメモリトランジスタの２トランジスタ
構成になつており、それぞれのゲートが別信号で
駆動できるようになつていることである。
第２にメモリトランジスタのソースとセレクト
トランジスタのドレインが同一の拡散層を共有
し、ここにビツト線が接続されていることであ
る。
トランジスタのドレインが同一の拡散層を共有
し、ここにビツト線が接続されていることであ
る。
次に、本発明の一実施例の不揮発性半導体記憶
装置の駆動方法について第２図及び第３図を参照
して説明する。
装置の駆動方法について第２図及び第３図を参照
して説明する。
プログラミング時の説明を例として、メモリト
ランジスタQM11を選択して書込む場合について
行なう。
ランジスタQM11を選択して書込む場合について
行なう。
この場合、制御ゲート線Z1，Z2，Z3ワード線
X1、ビツト線Y2に高電圧を印加する。また、同
時にワード線X2、ビツト線Y1を例えば接地電位
の低電圧にしビツト線Y3，Y4を開放状態にする。
この結果、全てのメモリトランジスタQM11〜
QM13，QM21〜QM23、ワード線X1に接続されたセ
レクトトランジスタQS11〜QS13のゲート電極が導
通状態になる。
X1、ビツト線Y2に高電圧を印加する。また、同
時にワード線X2、ビツト線Y1を例えば接地電位
の低電圧にしビツト線Y3，Y4を開放状態にする。
この結果、全てのメモリトランジスタQM11〜
QM13，QM21〜QM23、ワード線X1に接続されたセ
レクトトランジスタQS11〜QS13のゲート電極が導
通状態になる。
セレクトトランジスタQS21〜QS23は、ワード線
X2の低電圧により非導通状態になり、この結果
メモリトランジスタQM21はビツト線Y2から切離
され電荷の注入は行なわれない。
X2の低電圧により非導通状態になり、この結果
メモリトランジスタQM21はビツト線Y2から切離
され電荷の注入は行なわれない。
メモリトランジスタQM12，QM22はビツト線Y2
からソースに高電圧が印加されるが、ビツト線
Y3が開放状態であるので、チヤネル電流は流れ
ずホツトエレクトロンは発生しない。メモリトラ
ンジスタQM13，QM23はどの線も開放状態である
ので同様である。メモリトランジスタQM11にお
いては、ワード線X1及び制御ゲートが高電位な
のでビツト線Y2からセレクトトランジスタQS11
及びメモリトランジスタQM11を通じてビツト線
Y1へ大きなチヤネル電流が流れ、この結果従来
のEPROMと同様に書込みが行なわれる。
からソースに高電圧が印加されるが、ビツト線
Y3が開放状態であるので、チヤネル電流は流れ
ずホツトエレクトロンは発生しない。メモリトラ
ンジスタQM13，QM23はどの線も開放状態である
ので同様である。メモリトランジスタQM11にお
いては、ワード線X1及び制御ゲートが高電位な
のでビツト線Y2からセレクトトランジスタQS11
及びメモリトランジスタQM11を通じてビツト線
Y1へ大きなチヤネル電流が流れ、この結果従来
のEPROMと同様に書込みが行なわれる。
この本発明の一実施例の不揮発性半導体記憶装
置の駆動方法を従来例と比べると、非選択でソー
ス電位が低電圧のためにこの駆動方法は、メモリ
トランジスタが全てセレクトトランジスタによつ
てビツト線から切離されていることである。その
ため、従来例で存在した寄生リーク電流は完全に
遮断される。
置の駆動方法を従来例と比べると、非選択でソー
ス電位が低電圧のためにこの駆動方法は、メモリ
トランジスタが全てセレクトトランジスタによつ
てビツト線から切離されていることである。その
ため、従来例で存在した寄生リーク電流は完全に
遮断される。
尚、他の駆動方法の例として、制御ゲート線
Z1，Z2，Z3にデコード回路の出力を入力して、制
御ゲート線Z2，Z3を低電圧に保つ例も考えられ
る。この場合、メモリトランジスタQM12，QM13
は非導通状態であるので書込みは起らない。ただ
し、制御ゲート線Z1，Z2，Z3デコードする必要が
あるので、第１の例に比べてデコーダが必要とな
り制御回路が増すことになる。
Z1，Z2，Z3にデコード回路の出力を入力して、制
御ゲート線Z2，Z3を低電圧に保つ例も考えられ
る。この場合、メモリトランジスタQM12，QM13
は非導通状態であるので書込みは起らない。ただ
し、制御ゲート線Z1，Z2，Z3デコードする必要が
あるので、第１の例に比べてデコーダが必要とな
り制御回路が増すことになる。
次に、読出し時について、特に本発明の一つの
目的である低電圧電源による駆動時の例を図面を
参照して説明を行なう。
目的である低電圧電源による駆動時の例を図面を
参照して説明を行なう。
読出しモードになつた場合、制御ゲート線Z1，
Z2，Z3には所定の電圧が印加される。この電圧
は、例えば、チヤージポンプ回路で低電源電圧を
高くした電圧を用いる。
Z2，Z3には所定の電圧が印加される。この電圧
は、例えば、チヤージポンプ回路で低電源電圧を
高くした電圧を用いる。
次に、ワード線X1、ビツト線Y2に所定の電圧
が印加され、また、ビツト線Y1、ワード線X2が
例えば接地電位の低電位に、さらに、ビツト線
Y3，Y4が開放状態に保たれる。この結果メモリ
トランジスタQM21はビツト線Y2から切離される。
メモリトランジスタQM12，QM22には、各ソース
にビツト線Y2から電荷が供給されるが、全ても
う一方のビツト線Y3が開放状態であるのでチヤ
ネル電流は流れない。メモリトランジスタQM11
においては、もしメモリトランジスタQM11が消
去状態であれば、メモリトランジスタQM11が導
通状態になつており、ビツト線Y2からセレクト
トランジスタQS11及びメモリトランジスタQM11を
通じてビツトラインY1へチヤネル電流が流れる。
が印加され、また、ビツト線Y1、ワード線X2が
例えば接地電位の低電位に、さらに、ビツト線
Y3，Y4が開放状態に保たれる。この結果メモリ
トランジスタQM21はビツト線Y2から切離される。
メモリトランジスタQM12，QM22には、各ソース
にビツト線Y2から電荷が供給されるが、全ても
う一方のビツト線Y3が開放状態であるのでチヤ
ネル電流は流れない。メモリトランジスタQM11
においては、もしメモリトランジスタQM11が消
去状態であれば、メモリトランジスタQM11が導
通状態になつており、ビツト線Y2からセレクト
トランジスタQS11及びメモリトランジスタQM11を
通じてビツトラインY1へチヤネル電流が流れる。
メモリ・トランジスタQM11が書込状態で、そ
の閾値が制御ゲート線の電圧より高ければチヤネ
ル電流は流れない。この選択されたビツト線Ｙを
流れる電流を感知し読出し動作を行なう。
の閾値が制御ゲート線の電圧より高ければチヤネ
ル電流は流れない。この選択されたビツト線Ｙを
流れる電流を感知し読出し動作を行なう。
第６図は、この読出し時の各動作電圧と、その
得の電流との関係を示すＮチヤネル・メモリトラ
ンジスタ電流電圧特性図である。
得の電流との関係を示すＮチヤネル・メモリトラ
ンジスタ電流電圧特性図である。
図中、IDはドレイン電流、VGはコントロールゲ
ート電圧を示す。曲線４２は書込時の、曲線４１
は消去時のメモリトランジスタ電流対電圧特性図
である。
ート電圧を示す。曲線４２は書込時の、曲線４１
は消去時のメモリトランジスタ電流対電圧特性図
である。
制御ゲート線から供給される制御ゲート電圧
は、消去状態メモリトランジスタ閾値と、書込状
態メモリトランジスタ閾値の間に余裕をもつて設
定されている。この結果、消去時のメモリトラン
ジスタは大きなチヤネル電流が流せる。セレクト
トランジスタ閾値はワード線駆動電圧より低く設
定されている。セレクトトランジスタは通常の
MOSトランジスタであるので、メモリトランジ
スタに比べてコンダクタンスもよく、低いワード
線駆動電圧によつても十分なチヤネル電流が流れ
る。この結果、メモリトランジスタが消去状態で
のビツト線電流ID1は大きい。これは、従来の方
法を使いワード線駆動電圧を低く設定したときの
ビツト線電流ID2に比べてはるかに大きい。この
効果により低電源電圧でも高速の読み出し動作が
得られる。
は、消去状態メモリトランジスタ閾値と、書込状
態メモリトランジスタ閾値の間に余裕をもつて設
定されている。この結果、消去時のメモリトラン
ジスタは大きなチヤネル電流が流せる。セレクト
トランジスタ閾値はワード線駆動電圧より低く設
定されている。セレクトトランジスタは通常の
MOSトランジスタであるので、メモリトランジ
スタに比べてコンダクタンスもよく、低いワード
線駆動電圧によつても十分なチヤネル電流が流れ
る。この結果、メモリトランジスタが消去状態で
のビツト線電流ID1は大きい。これは、従来の方
法を使いワード線駆動電圧を低く設定したときの
ビツト線電流ID2に比べてはるかに大きい。この
効果により低電源電圧でも高速の読み出し動作が
得られる。
尚、本構成は別に低電圧電源による駆動に対し
てのみ効用をもつ訳ではなく、通常の電源電圧に
対しても効果がある。その例として、制御ゲート
線電圧を電源電圧から供給し、ワード線電圧を充
電及び放電の面から最適値に設定し、高速読出し
に使用する例が考えられる。
てのみ効用をもつ訳ではなく、通常の電源電圧に
対しても効果がある。その例として、制御ゲート
線電圧を電源電圧から供給し、ワード線電圧を充
電及び放電の面から最適値に設定し、高速読出し
に使用する例が考えられる。
具体的な設計例を挙げると、メモリトランジス
タ消去時閾値2.3V、セレクトトランジスタ閾値
0.7VのEPROMに対しチヤージポンプ回路及び低
電圧電源回路を用い、制御ゲート電圧を6.0Vに
設定し、ワード線を電源電圧1.5Vで駆動した例
が挙げられる。また、電源電圧5Vを使用し、制
御ゲート電圧を5Vに設定し、セレクトトランジ
スタ閾値とワードライン駆動電圧のパラメータに
最適設計を行なつた場合、ワードライン駆動電圧
4.0V、セレクトトランジスタ閾値1.5Vであつた。
本方式は、このような最適駆動条件を容易に実現
できる。
タ消去時閾値2.3V、セレクトトランジスタ閾値
0.7VのEPROMに対しチヤージポンプ回路及び低
電圧電源回路を用い、制御ゲート電圧を6.0Vに
設定し、ワード線を電源電圧1.5Vで駆動した例
が挙げられる。また、電源電圧5Vを使用し、制
御ゲート電圧を5Vに設定し、セレクトトランジ
スタ閾値とワードライン駆動電圧のパラメータに
最適設計を行なつた場合、ワードライン駆動電圧
4.0V、セレクトトランジスタ閾値1.5Vであつた。
本方式は、このような最適駆動条件を容易に実現
できる。
以上説明したように本発明の実施については、
各信号の電圧や、また装置の電源電圧等には様々
な値が考えられる。それらの値は各トランジスタ
特性、容量、抵抗値等を考慮して適当に選ぶこと
ができる。また、トランジスタの製造方法、例え
ば、基板材料及び導電性ゲート絶縁膜、チヤネル
不純物濃度、チヤネル長、各部材料等はどんなも
のでもよい。
各信号の電圧や、また装置の電源電圧等には様々
な値が考えられる。それらの値は各トランジスタ
特性、容量、抵抗値等を考慮して適当に選ぶこと
ができる。また、トランジスタの製造方法、例え
ば、基板材料及び導電性ゲート絶縁膜、チヤネル
不純物濃度、チヤネル長、各部材料等はどんなも
のでもよい。
〔発明の効果〕
以上説明したように本発明は、第１にEPROM
内の一配列単位のトランジスタセルをメモリトラ
ンジスタおよびセレクトトランジスタの２トラン
ジスタ構成にし、それぞれ別信号で駆動できるよ
うにすることにより書込時の寄生リーク電流をな
くすことができた。また、閾値の低いセレクトト
ランジスタ用い、低電圧でワード線を駆動し、か
つメモリトランジスタのチヤネル電流が十分得ら
れる制御ゲート電圧で制御ゲート線を駆動するこ
とにより、低電源電圧での高速読出しが可能とな
る効果を有する。また、ワード線とセレクトトラ
ンジスタの閾値を自由に設定することができ最適
設計も可能となる効果もある。
内の一配列単位のトランジスタセルをメモリトラ
ンジスタおよびセレクトトランジスタの２トラン
ジスタ構成にし、それぞれ別信号で駆動できるよ
うにすることにより書込時の寄生リーク電流をな
くすことができた。また、閾値の低いセレクトト
ランジスタ用い、低電圧でワード線を駆動し、か
つメモリトランジスタのチヤネル電流が十分得ら
れる制御ゲート電圧で制御ゲート線を駆動するこ
とにより、低電源電圧での高速読出しが可能とな
る効果を有する。また、ワード線とセレクトトラ
ンジスタの閾値を自由に設定することができ最適
設計も可能となる効果もある。
第２に、メモリトランジスタのソース電極とセ
レクトトランジスタのドレイン電極の同一の拡散
層で共有し、ここにビツトラインを接続すること
により、EPROM内の一配列単位のトランジスタ
を２トランジスタ構成にしたにもかかわらず、ト
ランジスタ数の増大を防ぎ、従来例とほぼ同一の
トランジスタ数でEPROMを構成できる効果があ
る。
レクトトランジスタのドレイン電極の同一の拡散
層で共有し、ここにビツトラインを接続すること
により、EPROM内の一配列単位のトランジスタ
を２トランジスタ構成にしたにもかかわらず、ト
ランジスタ数の増大を防ぎ、従来例とほぼ同一の
トランジスタ数でEPROMを構成できる効果があ
る。
第１図ａ〜ｅは本発明の不揮発性半導体装置の
一実施例の平面図、Ａ―A′線断面図、Ｂ―B′線
断面図、Ｃ―C′線断面図、Ｄ―D′線断面図、第２
図は第１図の不揮発性半導体記憶装置の等価回路
図、第３図は従来の不揮発性半導体記憶装置の部
分平面図、第４図は第３図の不揮発性半導体記憶
装置の等価回路図、第５図は第３図の不揮発性半
導体記憶装置のメモリトランジスタ読出し時駆動
電圧対電流特性図、第６図は第１図の不揮発性半
導体記憶装置のメモリトランジスタ読出し時駆動
電圧対電流特性図である。 １…浮遊ゲート、２…制御ゲート、３…ビツト
線、４…コンタクト孔、５…セレクトトランジス
タ・ゲート、８…メモリトランジスタ・ドレイン
拡散層、９…メモリトランジスタ・ソース拡散
層、２０…セレクトトランジスタ・チヤネル領
域、３０…セレクトトランジスタ・ドレイン及び
メモリトランジスタ・ソース拡散層、４０…メモ
リトランジスタ・チヤネル領域、４１…メモリト
ランジスタ消去時電流電圧特性、４２…メモリト
ランジスタ書込時電流電圧特性、QM11，QM12，
QM13，QM21，QM22，QM23…メモリトランジスタ、
QS11，QS12，QS13，QS21，QS22，QS23…セレクト
トランジスタ、X1，X2，X3，X4…ワード線、
Y1，Y2，Y3，Y4…ビツト線、Z1，Z2，Z3…制御
ゲート線。
一実施例の平面図、Ａ―A′線断面図、Ｂ―B′線
断面図、Ｃ―C′線断面図、Ｄ―D′線断面図、第２
図は第１図の不揮発性半導体記憶装置の等価回路
図、第３図は従来の不揮発性半導体記憶装置の部
分平面図、第４図は第３図の不揮発性半導体記憶
装置の等価回路図、第５図は第３図の不揮発性半
導体記憶装置のメモリトランジスタ読出し時駆動
電圧対電流特性図、第６図は第１図の不揮発性半
導体記憶装置のメモリトランジスタ読出し時駆動
電圧対電流特性図である。 １…浮遊ゲート、２…制御ゲート、３…ビツト
線、４…コンタクト孔、５…セレクトトランジス
タ・ゲート、８…メモリトランジスタ・ドレイン
拡散層、９…メモリトランジスタ・ソース拡散
層、２０…セレクトトランジスタ・チヤネル領
域、３０…セレクトトランジスタ・ドレイン及び
メモリトランジスタ・ソース拡散層、４０…メモ
リトランジスタ・チヤネル領域、４１…メモリト
ランジスタ消去時電流電圧特性、４２…メモリト
ランジスタ書込時電流電圧特性、QM11，QM12，
QM13，QM21，QM22，QM23…メモリトランジスタ、
QS11，QS12，QS13，QS21，QS22，QS23…セレクト
トランジスタ、X1，X2，X3，X4…ワード線、
Y1，Y2，Y3，Y4…ビツト線、Z1，Z2，Z3…制御
ゲート線。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板の所定の領域に設けら
れソース領域およびドレイン領域および浮遊ゲー
ト電極および該浮遊ゲート電極を覆うように設け
た制御ゲート電極を有する不揮発性のメモリトラ
ンジスタと該不揮発性のメモリトランジスタのド
レイン領域にソース領域が接続されたMOS型セ
レクトトランジスタとから成るトランジスタセル
を配列単位として行および列のマトリツクス状に
配置して成るトランジスタ群と、前記行の前記
MOS型セレクトトランジスタのゲート電極を接
続して形成されるワード線と、前記列の前記不揮
発性のメモリトランジスタの制御ゲート電極を接
続して形成される制御ゲート線と、前記列の前記
不揮発性のメモリトランジスタのソース領域と隣
接した前記列の前記MOS型セレクトトランジス
タのドレイン領域とを共通に接続したビツト線と
を備えることを特徴とする不揮発性半導体記憶装
置。 ２ 一導電型の半導体基板の所定の領域に設けら
れソース領域およびドレイン領域および浮遊ゲー
ト電極および該浮遊ゲート電極を覆うように設け
た制御ゲート電極を有する不揮発性のメモリトラ
ンジスタと該不揮発性のメモリトランジスタのド
レイン領域にそのソース領域が接続されたMOS
型セレクトトランジスタとから成るトランジスタ
セルを配列単位として行および列のマトリツクス
状に配置して成るトランジスタ群と、前記行の前
記MOS型セレクトトランジスタのゲート電極を
接続して形成されるワード線と、前記列の前記不
揮発性のメモリトランジスタの制御ゲート電極を
接続して形成される制御ゲート線と、前記列の前
記不揮発性のメモリトランジスタのソース領域と
隣接した前記列の前記MOS型セレクトトランジ
スタのドレイン領域とを共通に接続したビツト線
とを備える不揮発性半導体記憶装置の書込時に、
前記制御ゲート線の全てを高電圧にし、選択した
前記トランジスタセルの前記MOS型セレクトト
ランジスタのドレイン電極に接続された第１のビ
ツト線を高電圧にするとともにこのMOS型セレ
クトトランジスタのゲート電極に接続された第１
のワード線を高電圧にし、前記選択した前記トラ
ンジスタセルの前記不揮発性のメモリトランジス
タのソース領域に接続した第２のビツト線を低電
圧にし、前記第１および第２のビツト線以外のビ
ツト線を開放状態にするかまたは前記制御ゲート
線のうち選択した前記トランジスタセルの前記不
揮発性のメモリトランジスタの制御電極に接続さ
れた制御ゲート線のみを高電圧にし、この他の制
御ゲート線を低電圧にし、前記不揮発性半導体記
憶装置の読出時に、前記制御ゲート線の全てを前
記不揮発性のメモリトランジスタのメモリ消去時
および書込時の閾値電圧変化幅の間の電圧にし、
前記第１のビツト線を前記不揮発性のメモリトラ
ンジスタに電荷を供給する電圧にするとともに前
記第１のワード線を前記MOS型セレクトトラン
ジスタの閾値電圧以上の電圧にし、前記第２のビ
ツト線を１ボルト未満の低電圧にし、前記第１お
よび第２のビツト線以外のビツト線を開放状態に
することを特徴とする不揮発性半導体記憶装置の
駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049602A JPS62206881A (ja) | 1986-03-07 | 1986-03-07 | 不揮発性半導体記憶装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049602A JPS62206881A (ja) | 1986-03-07 | 1986-03-07 | 不揮発性半導体記憶装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62206881A JPS62206881A (ja) | 1987-09-11 |
| JPH0581070B2 true JPH0581070B2 (ja) | 1993-11-11 |
Family
ID=12835782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61049602A Granted JPS62206881A (ja) | 1986-03-07 | 1986-03-07 | 不揮発性半導体記憶装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62206881A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07276543A (ja) * | 1994-04-05 | 1995-10-24 | Tanaka Shikan Kk | 形紙管 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2959066B2 (ja) * | 1990-07-11 | 1999-10-06 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
| US5291440A (en) * | 1990-07-30 | 1994-03-01 | Nec Corporation | Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254663A (ja) * | 1984-05-30 | 1985-12-16 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1986
- 1986-03-07 JP JP61049602A patent/JPS62206881A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07276543A (ja) * | 1994-04-05 | 1995-10-24 | Tanaka Shikan Kk | 形紙管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62206881A (ja) | 1987-09-11 |
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