JPH0581096B2 - - Google Patents
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- Publication number
- JPH0581096B2 JPH0581096B2 JP61190489A JP19048986A JPH0581096B2 JP H0581096 B2 JPH0581096 B2 JP H0581096B2 JP 61190489 A JP61190489 A JP 61190489A JP 19048986 A JP19048986 A JP 19048986A JP H0581096 B2 JPH0581096 B2 JP H0581096B2
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- Japan
- Prior art keywords
- data
- input
- output
- shift register
- parallel
- Prior art date
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ伝送装置に関し、特にデイジタ
ルデータ伝送装置の速度変換回路に関する。
ルデータ伝送装置の速度変換回路に関する。
従来、デイジタル伝送装置の速度変換回路は、
第３図に示すように直列入力並列出力シフトレジ
スタ１と、その並列出力を入力とする並列入力直
列出力シフトレジスタ８とで構成されていた。直
列入力・並列出力シフトレジスタ１においてＤは
直列入力端子、CKはクロツク信号入力端子、Q1
〜Qnは並列出力端子であり、並列入力直列出力
シフトレジスタ８においてD1〜Dnは並列入力端
子、Ｑは直列出力端子、Ｌはロードタイミングパ
ルス入力端子、CKは２倍速クロツク入力端子で
ある。また、２はクロツク信号、３は直列入力デ
ータ、６は並列出力データ、９はロードタイミン
グパルス、１０は２倍速クロツク信号、１１は直
列出力データである。第４図は第３図の動作を示
すタイミングチヤートである。ａのCK２はクロ
ツク信号２、ｂのＤ３は直列入力データ３、ｃ〜
(h)のQ1６〜Q6６は並列出力データ６、ｉのＬ９
はロードタイミングパルス、ｊのCK１０は２倍
速クロツク信号１０、ｋのＱ１１は速度変換出力
データの各タイミングをそれぞれ示すものであ
る。第４図中の丸印はサンプリングのタイミング
を示している。第４図中のｃ〜ｈに示すように、
各データは１データ当り１クロツク分遅れて入力
されており、ｉに示すようにロードタイミングパ
ルス９が入力されると、ｃ〜ｈのサンプリングさ
れたデータは２倍速クロツク１０により直列出力
データ１１となつて速度変換出力データとして出
力される。
第３図に示すように直列入力並列出力シフトレジ
スタ１と、その並列出力を入力とする並列入力直
列出力シフトレジスタ８とで構成されていた。直
列入力・並列出力シフトレジスタ１においてＤは
直列入力端子、CKはクロツク信号入力端子、Q1
〜Qnは並列出力端子であり、並列入力直列出力
シフトレジスタ８においてD1〜Dnは並列入力端
子、Ｑは直列出力端子、Ｌはロードタイミングパ
ルス入力端子、CKは２倍速クロツク入力端子で
ある。また、２はクロツク信号、３は直列入力デ
ータ、６は並列出力データ、９はロードタイミン
グパルス、１０は２倍速クロツク信号、１１は直
列出力データである。第４図は第３図の動作を示
すタイミングチヤートである。ａのCK２はクロ
ツク信号２、ｂのＤ３は直列入力データ３、ｃ〜
(h)のQ1６〜Q6６は並列出力データ６、ｉのＬ９
はロードタイミングパルス、ｊのCK１０は２倍
速クロツク信号１０、ｋのＱ１１は速度変換出力
データの各タイミングをそれぞれ示すものであ
る。第４図中の丸印はサンプリングのタイミング
を示している。第４図中のｃ〜ｈに示すように、
各データは１データ当り１クロツク分遅れて入力
されており、ｉに示すようにロードタイミングパ
ルス９が入力されると、ｃ〜ｈのサンプリングさ
れたデータは２倍速クロツク１０により直列出力
データ１１となつて速度変換出力データとして出
力される。
このような従来の回路においては、直列入力並
列出力シフトレジスタと並列入力直列出力シフト
レジスタのどちらも変換対象となるデータのビツ
ト数だけ並列出力端子と並列入力端子を必要とす
るため、装置の規模が大きくなるという問題があ
つた。また、速度変換された出力データは、直列
入力のデータ列のデータがすべて並列出力側へシ
フトされた後に出力されるので、その間の遅延時
間が長くなるという問題があつた。
列出力シフトレジスタと並列入力直列出力シフト
レジスタのどちらも変換対象となるデータのビツ
ト数だけ並列出力端子と並列入力端子を必要とす
るため、装置の規模が大きくなるという問題があ
つた。また、速度変換された出力データは、直列
入力のデータ列のデータがすべて並列出力側へシ
フトされた後に出力されるので、その間の遅延時
間が長くなるという問題があつた。
本発明のデイジタルデータ伝送装置の速度変換
回路は、直列入力並列出力のシフトレジスタと、
このシフトレジスタの並列出力データを入力と
し、選択制御入力によつてこのデータを選択出力
するセレクタを有し、前記セレクタは順次周期的
に入力を選択する選択制御入力により前記シフト
レジスタの同一出力線につきデータの変化タイミ
ングをはさんでこの変化タイミングの直前の１ビ
ツト及び直後の１ビツトを継続してサンプリング
し、この動作を各出力線に対して周期的に繰り返
すことによつてデータの速度を２倍に変換するよ
うに構成したことにより、前記の問題点を解決し
ている。
回路は、直列入力並列出力のシフトレジスタと、
このシフトレジスタの並列出力データを入力と
し、選択制御入力によつてこのデータを選択出力
するセレクタを有し、前記セレクタは順次周期的
に入力を選択する選択制御入力により前記シフト
レジスタの同一出力線につきデータの変化タイミ
ングをはさんでこの変化タイミングの直前の１ビ
ツト及び直後の１ビツトを継続してサンプリング
し、この動作を各出力線に対して周期的に繰り返
すことによつてデータの速度を２倍に変換するよ
うに構成したことにより、前記の問題点を解決し
ている。
この発明では２ビツトづつデータをサンプリン
グするので、並列端子を減らして回路規模が小さ
くでき、またデータ待ちの遅延時間を短縮するこ
とができる。
グするので、並列端子を減らして回路規模が小さ
くでき、またデータ待ちの遅延時間を短縮するこ
とができる。
次に本発明について図面を用いて説明する。第
１図は本発明の一実施例を示すものである。直列
入力並列出力のシフトレジスタ１においてＤは直
列入力端子、CKはクロツク信号入力端子、Q1〜
Qoは並列出力端子であり、このシフトレジスタ
１は、クロツク信号２に同期して直列入力データ
３を順送りして、並列出力データ６に変換するも
のとなつている。また、セレクタ４においてD1
〜Doは並列入力端子、Ｙは直列出力端子、Ｓは
選択制御入力端子であり、このセレクタ４は直列
入力並列出力のシフトレジスタ１の並列出力デー
タ６を入力とし、選択制御入力５によつてそのシ
フトレジスタ１の同一出力線につきデータを２ビ
ツトづつサンプリングして、そのデータの速度を
２倍に変換した速度変換出力データ６を出力する
ように構成されている。この場合、セレクタ４に
おいて選択制御入力端子Ｓは選択制御入力５とし
てバイナリ入力が与えられ、この値に対応して並
列入力端子D1〜Doの一つが選択されてそのデー
タが直列出力端子Ｙへ取り込まれるものとなつて
いる。
１図は本発明の一実施例を示すものである。直列
入力並列出力のシフトレジスタ１においてＤは直
列入力端子、CKはクロツク信号入力端子、Q1〜
Qoは並列出力端子であり、このシフトレジスタ
１は、クロツク信号２に同期して直列入力データ
３を順送りして、並列出力データ６に変換するも
のとなつている。また、セレクタ４においてD1
〜Doは並列入力端子、Ｙは直列出力端子、Ｓは
選択制御入力端子であり、このセレクタ４は直列
入力並列出力のシフトレジスタ１の並列出力デー
タ６を入力とし、選択制御入力５によつてそのシ
フトレジスタ１の同一出力線につきデータを２ビ
ツトづつサンプリングして、そのデータの速度を
２倍に変換した速度変換出力データ６を出力する
ように構成されている。この場合、セレクタ４に
おいて選択制御入力端子Ｓは選択制御入力５とし
てバイナリ入力が与えられ、この値に対応して並
列入力端子D1〜Doの一つが選択されてそのデー
タが直列出力端子Ｙへ取り込まれるものとなつて
いる。
第２図は第１図の動作を示すタイミングチヤー
トである。ａのCK２はクロツク信号２のタイミ
ング、(b)のＤ(3)は直列入力データ３のタイミン
グ、(c)〜(e)のQ1〜Q3６は並列出力データ６のタ
イミング、ｆのＳ５は選択制御入力５のタイミン
グ、ｇのＹ７は速度変換出力データ７のタイミン
グを示すものであり、第２図中の丸印はサンプリ
ングのタイミングを示している。
トである。ａのCK２はクロツク信号２のタイミ
ング、(b)のＤ(3)は直列入力データ３のタイミン
グ、(c)〜(e)のQ1〜Q3６は並列出力データ６のタ
イミング、ｆのＳ５は選択制御入力５のタイミン
グ、ｇのＹ７は速度変換出力データ７のタイミン
グを示すものであり、第２図中の丸印はサンプリ
ングのタイミングを示している。
シフトレジスタ１は、クロツク信号２の入力に
同期して直列入力データ３を順次入力し並列出力
データ６に変換する。セレクタ４は、選択制御入
力５により並列出力データ６をサンプリングし
て、これらのいずれかを並列入力端子D1〜Doへ
取り込む。ここで、この選択制御入力５を第２図
ｆに示すように、１選択制御入力によりデータの
変化タイミングをはさんでこの変化タイミングの
直前のビツトの後半と直後のビツトの前半とを継
続して取り込むように設定すると、第２図ｅ，ｆ
において、T1のタイミング時にはＡデータとＢ
データがサンプリングされ、T2のタイミング時
にはＣデータとＤデータ、T3のタイミング時に
はＥデータとＦデータがそれぞれサンプリングさ
れる。また、この選択制御入力５は、第２図のａ
とｆから解るようにクロツク信号２の１周期分に
当つている。そして、直列入力データ３も第２図
ａとｂから解るように、クロツク２の１周期分に
当つているので、１選択制御入力５で２データを
速度変換出力することにより、１ビツトの直列入
力データ３を２ビツトの速度変換出力データ７に
して出力することが出来る。この結果、直列入力
データ３は２倍に速度変換されて出力されたこと
になる。
同期して直列入力データ３を順次入力し並列出力
データ６に変換する。セレクタ４は、選択制御入
力５により並列出力データ６をサンプリングし
て、これらのいずれかを並列入力端子D1〜Doへ
取り込む。ここで、この選択制御入力５を第２図
ｆに示すように、１選択制御入力によりデータの
変化タイミングをはさんでこの変化タイミングの
直前のビツトの後半と直後のビツトの前半とを継
続して取り込むように設定すると、第２図ｅ，ｆ
において、T1のタイミング時にはＡデータとＢ
データがサンプリングされ、T2のタイミング時
にはＣデータとＤデータ、T3のタイミング時に
はＥデータとＦデータがそれぞれサンプリングさ
れる。また、この選択制御入力５は、第２図のａ
とｆから解るようにクロツク信号２の１周期分に
当つている。そして、直列入力データ３も第２図
ａとｂから解るように、クロツク２の１周期分に
当つているので、１選択制御入力５で２データを
速度変換出力することにより、１ビツトの直列入
力データ３を２ビツトの速度変換出力データ７に
して出力することが出来る。この結果、直列入力
データ３は２倍に速度変換されて出力されたこと
になる。
以上説明したように本発明は、直列入力・並列
出力のシフトレジスタの並列出力データの同一出
力線について連続して２ビツトづつデータをセレ
クタで選択入力しサンプリングすることにより、
このシフトレジスタの並列出力端子数及びセレク
タの並列入力端子数を速度変換の対象となるデー
タのビツト数の1/2にすることが出来るので、従
来の方式と比較して回路の規模を1/2程度に出来
るという効果がある。また、速度変換の対象とな
るデータのビツト数の1/2のデータが並列出力デ
ータとして出力された時点で速度変換出力データ
の出力が可能となるため、速度変換に要する遅延
時間を従来の方式の1/2に短縮することが出来る
という効果もある。
出力のシフトレジスタの並列出力データの同一出
力線について連続して２ビツトづつデータをセレ
クタで選択入力しサンプリングすることにより、
このシフトレジスタの並列出力端子数及びセレク
タの並列入力端子数を速度変換の対象となるデー
タのビツト数の1/2にすることが出来るので、従
来の方式と比較して回路の規模を1/2程度に出来
るという効果がある。また、速度変換の対象とな
るデータのビツト数の1/2のデータが並列出力デ
ータとして出力された時点で速度変換出力データ
の出力が可能となるため、速度変換に要する遅延
時間を従来の方式の1/2に短縮することが出来る
という効果もある。
第１図は本発明に係るデイジタルデータ伝送装
置の速度変換回路の一実施例の構成図、第２図は
第１図の動作を示すタイミングチヤート、第３図
は従来の速度変換回路の構成図、第４図は第３図
の動作を示すタイミングチヤートである。 １……直列入力並列出力のシフトレジスタ、２
……クロツク信号、３……直列入力データ、４…
…セレクタ、５……選択制御入力、６……並列出
力データ、７……速度変換出力データ。
置の速度変換回路の一実施例の構成図、第２図は
第１図の動作を示すタイミングチヤート、第３図
は従来の速度変換回路の構成図、第４図は第３図
の動作を示すタイミングチヤートである。 １……直列入力並列出力のシフトレジスタ、２
……クロツク信号、３……直列入力データ、４…
…セレクタ、５……選択制御入力、６……並列出
力データ、７……速度変換出力データ。
Claims (1)
- １ 直列入力並列出力のシフトレジスタと、この
シフトレジスタの並列出力データを入力とし、選
択制御入力によつてこのデータを選択出力するセ
レクタとを有し、前記セレクタは順次周期的に入
力を選択する選択制御入力により前記シフトレジ
スタの同一出力線につきデータの変化タイミング
をはさんでこの変化タイミングの直前の１ビツト
及び直後の１ビツトを継続してサンプリングし該
動作を各出力線に対して周期的に繰り返すことに
よりデータの速度を２倍に変換するように構成さ
れていることを特徴とするデイジタルデータ伝送
装置の速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190489A JPS6346835A (ja) | 1986-08-15 | 1986-08-15 | デイジタルデ−タ伝送装置の速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190489A JPS6346835A (ja) | 1986-08-15 | 1986-08-15 | デイジタルデ−タ伝送装置の速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6346835A JPS6346835A (ja) | 1988-02-27 |
| JPH0581096B2 true JPH0581096B2 (ja) | 1993-11-11 |
Family
ID=16258942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61190489A Granted JPS6346835A (ja) | 1986-08-15 | 1986-08-15 | デイジタルデ−タ伝送装置の速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6346835A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2705371B2 (ja) * | 1991-06-28 | 1998-01-28 | ダイハツディーゼル 株式会社 | 門扉の自動閉鎖装置 |
-
1986
- 1986-08-15 JP JP61190489A patent/JPS6346835A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6346835A (ja) | 1988-02-27 |
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