JPH0153938B2 - - Google Patents
Info
- Publication number
- JPH0153938B2 JPH0153938B2 JP58183420A JP18342083A JPH0153938B2 JP H0153938 B2 JPH0153938 B2 JP H0153938B2 JP 58183420 A JP58183420 A JP 58183420A JP 18342083 A JP18342083 A JP 18342083A JP H0153938 B2 JPH0153938 B2 JP H0153938B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bit
- stage
- logic
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Shift Register Type Memory (AREA)
- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明はレジスタに関し、特に格納ビツトの符
号反転機能を備えたレジスタに関するものであ
る。
号反転機能を備えたレジスタに関するものであ
る。
デイジタル技術分野では、ビツト符号の反転回
路を必要とすることがよくあるが、このような場
合、一般には排他的論理和回路がよく用いられて
来た。しかしながら、排他的論理和回路のビツト
符号反転作用には、符号反転出力ビツトに波形上
好ましくない尾状の“ヒゲ”を必ず〓生するとい
う欠点があり、また、音声用パルス符号変調通信
方式（以下音声用PCMという）等で、しばしば
行われるデイジタル・コード相互間のコード変換
の際のビツト符号反転操作では、この“ヒゲ”の
〓生問題とは別に、変換デイジタル・コードの出
力タイミングtpdに遅れを生ずるという問題点も
発生している。この符号反転ビツトにおける“ヒ
ゲ”の〓生問題は、ビツトの伝送速度が速くなれ
ばなる程障害は大きくなり、また出力タイミング
tpdの遅れの問題は、デイジタル・コードのビツ
トレートが高くなるに従い、システム機能を急速
に低下させる。
路を必要とすることがよくあるが、このような場
合、一般には排他的論理和回路がよく用いられて
来た。しかしながら、排他的論理和回路のビツト
符号反転作用には、符号反転出力ビツトに波形上
好ましくない尾状の“ヒゲ”を必ず〓生するとい
う欠点があり、また、音声用パルス符号変調通信
方式（以下音声用PCMという）等で、しばしば
行われるデイジタル・コード相互間のコード変換
の際のビツト符号反転操作では、この“ヒゲ”の
〓生問題とは別に、変換デイジタル・コードの出
力タイミングtpdに遅れを生ずるという問題点も
発生している。この符号反転ビツトにおける“ヒ
ゲ”の〓生問題は、ビツトの伝送速度が速くなれ
ばなる程障害は大きくなり、また出力タイミング
tpdの遅れの問題は、デイジタル・コードのビツ
トレートが高くなるに従い、システム機能を急速
に低下させる。
また一方、デイジタル技術分野におけるレジス
タの果す役割りは極めて大きく、デイジタル・シ
ステムのほとんどはレジスタを介して構成され
る。すなわち、デイジタル・コードを含めシステ
ム・データの全ては一旦レジスタに格納され、他
に使用される。従つてレジスタとビツト符号反転
回路とを一体化し、必要に応じビツト符号反転が
レジスタ内で選択的に行い得ることが好ましく、
これによりシステム機能は高速化され効率化され
得る。
タの果す役割りは極めて大きく、デイジタル・シ
ステムのほとんどはレジスタを介して構成され
る。すなわち、デイジタル・コードを含めシステ
ム・データの全ては一旦レジスタに格納され、他
に使用される。従つてレジスタとビツト符号反転
回路とを一体化し、必要に応じビツト符号反転が
レジスタ内で選択的に行い得ることが好ましく、
これによりシステム機能は高速化され効率化され
得る。
本発明の目的は、上記の要請に基づき、ビツト
符号反転機能を備えたレジスタを提供することで
ある。
符号反転機能を備えたレジスタを提供することで
ある。
本発明のビツト符号反転機能を備えたレジスタ
は、トランスフアゲート・スイツチ素子および第
一の論理否定回路からなるマスター段およびスレ
ーブ段で各ステージを構成したシフト機能を有す
るレジスター部と、前記ステージのマスター段を
形成する前記第一の論理否定回路の出力端子より
入力端子へ帰還回路を形成する偶数段の第二の論
理否定回路および前記第二の論理否定回路に直列
に接続された制御用ゲート・スイツチ素子を有す
るビツト符号反転回路とを備え、前記シフト機能
を有するレジスター部を構成する複数個のステー
ジのそれぞれのマスター段で格納されている入力
ビツト信号の論理否定信号を、前記帰還回路の制
御用ゲート・スイツチ素子を導通させたマスター
段においてのみ選択的に取り出し、前記入力ビツ
ト信号の論理否定出力を前記マスター段の第一の
論理否定回路の入力に帰還せしめるように構成さ
れる。
は、トランスフアゲート・スイツチ素子および第
一の論理否定回路からなるマスター段およびスレ
ーブ段で各ステージを構成したシフト機能を有す
るレジスター部と、前記ステージのマスター段を
形成する前記第一の論理否定回路の出力端子より
入力端子へ帰還回路を形成する偶数段の第二の論
理否定回路および前記第二の論理否定回路に直列
に接続された制御用ゲート・スイツチ素子を有す
るビツト符号反転回路とを備え、前記シフト機能
を有するレジスター部を構成する複数個のステー
ジのそれぞれのマスター段で格納されている入力
ビツト信号の論理否定信号を、前記帰還回路の制
御用ゲート・スイツチ素子を導通させたマスター
段においてのみ選択的に取り出し、前記入力ビツ
ト信号の論理否定出力を前記マスター段の第一の
論理否定回路の入力に帰還せしめるように構成さ
れる。
本発明によれば、デイジタル・コードを含むシ
ステム・データの所定ビツトは、論理否定回路に
よりレジスタ内で一括または選択的に符号反転さ
れるので、従来の排他的論理和回路におけるが如
き、符号反転ビツトの“ヒゲ”〓生障害を発生す
ることがなく、またシステム構成も簡単化するこ
とができるので、システム機能の高速化および効
率化を図ることができる。以下図面を参照して本
発明を詳細に説明する。
ステム・データの所定ビツトは、論理否定回路に
よりレジスタ内で一括または選択的に符号反転さ
れるので、従来の排他的論理和回路におけるが如
き、符号反転ビツトの“ヒゲ”〓生障害を発生す
ることがなく、またシステム構成も簡単化するこ
とができるので、システム機能の高速化および効
率化を図ることができる。以下図面を参照して本
発明を詳細に説明する。
第１図および第２図は、本発明をアナログ・デ
イジタル変換器の遂次近似レジスタに実施した場
合の一回路構成例図および制御信号パルスの位相
関係図をそれぞれ示すものである。本実施例によ
れば、遂次近似レジスタ（以下SARという）は、
マスター段およびスレーブ段から成る遂次近似レ
ジスター部１０と、このマスター段にビツト符号
反転制御回路部を挿入したビツト符号反転回路２
０とから構成され、制御信号パルスφ1，φ2およ
びφ3，φ4によりそれぞれ駆動される。８ビツト
の遂次近似レジスター部１０の８個あるマスター
段のそれぞれは、トランスフア・ゲート・トラン
ジスタQ1〜Q8と論理否定回路N1〜N8の組合せ回
路を含み、またスレーブ段は同じくトランスフ
ア・ゲート・トランジスタQ′1〜Q′8と論理否定回
路N′1〜N′8の組合せ回路をそれぞれ含み、更に
ビツト符号反転回路２０のビツト符号反転制御回
路部は、特定マスター段の論理否定回路の両端間
に挿入した論理否定回路対N01〜N04と、これを
制御するゲート・トランジスタQ01〜Q08とを含
んでそれぞれ構成される。すなわち、レジスター
部１０の出力端子OUT側から数えて２番目に位
置するマスター段の論理否定回路N7の両端間に
は、ビツト符号反転回路２０の論理否定回路対
N04が、４番目に位置するマスター段の論理否定
回路N5の両端間には論理否定回路対N03が、同様
にして６番目および８番目に位置するマスター段
の論理否定回路N3およびN1の両端間には、論理
否定回路対N02およびN01がそれぞれ挿入される。
このようにビツト符号反転回路２０のビツト符号
反転回路２０のビツト符号反転制御部が、レジス
ター部１０の出力端子OVT側から数えて偶数番
目のマスター段にそれぞれ挿入されているので、
本実施例のSARはＡ法則変換の遂次近似形アナ
ログ・デイジタル変換器の回路構成に適するもの
である。
イジタル変換器の遂次近似レジスタに実施した場
合の一回路構成例図および制御信号パルスの位相
関係図をそれぞれ示すものである。本実施例によ
れば、遂次近似レジスタ（以下SARという）は、
マスター段およびスレーブ段から成る遂次近似レ
ジスター部１０と、このマスター段にビツト符号
反転制御回路部を挿入したビツト符号反転回路２
０とから構成され、制御信号パルスφ1，φ2およ
びφ3，φ4によりそれぞれ駆動される。８ビツト
の遂次近似レジスター部１０の８個あるマスター
段のそれぞれは、トランスフア・ゲート・トラン
ジスタQ1〜Q8と論理否定回路N1〜N8の組合せ回
路を含み、またスレーブ段は同じくトランスフ
ア・ゲート・トランジスタQ′1〜Q′8と論理否定回
路N′1〜N′8の組合せ回路をそれぞれ含み、更に
ビツト符号反転回路２０のビツト符号反転制御回
路部は、特定マスター段の論理否定回路の両端間
に挿入した論理否定回路対N01〜N04と、これを
制御するゲート・トランジスタQ01〜Q08とを含
んでそれぞれ構成される。すなわち、レジスター
部１０の出力端子OUT側から数えて２番目に位
置するマスター段の論理否定回路N7の両端間に
は、ビツト符号反転回路２０の論理否定回路対
N04が、４番目に位置するマスター段の論理否定
回路N5の両端間には論理否定回路対N03が、同様
にして６番目および８番目に位置するマスター段
の論理否定回路N3およびN1の両端間には、論理
否定回路対N02およびN01がそれぞれ挿入される。
このようにビツト符号反転回路２０のビツト符号
反転回路２０のビツト符号反転制御部が、レジス
ター部１０の出力端子OVT側から数えて偶数番
目のマスター段にそれぞれ挿入されているので、
本実施例のSARはＡ法則変換の遂次近似形アナ
ログ・デイジタル変換器の回路構成に適するもの
である。
第３図は、本発明にかかる前記SARを備えた
遂次比較形アナログ・デイジタル変換器のブロツ
ク構成図で、一点鎖線で囲んだ30に前記SARを
示す。入力端子INからアナログ入力信号Ｘは、
標本保持回路（Ｓ／Ｈ）１、デイジタル・アナロ
グ変換器（DAC）２、比較器（COMP）３およ
びSAR３０による公知の遂次比較アナログ・デ
イジタル変換手法に従いデイジタル変換され、比
較器（COMP）３からのデイジタル変換ビツト
出力pcは、極性ビツトＳ、MSBビツトＭ，e2，
e3，e4，e5，e6およびLSBビツトＬのデイジタル
変換コードに順次配列されて、レジスタ部１０に
蓄えられる。ここでl1，l2，…l7は、デイジタ
ル・アナログ変換器（DAC）２とSAR３０のレ
ジスタ部１０との間を結ぶ情報結線、４は極性切
換信号ｐを出力する極性切換信号発生回路で、デ
イジタル・アナログ変換器（DAC）２が極性判
定を備える場合は勿論必要ない。この場合の情報
結線は点線で追加表示されている。
遂次比較形アナログ・デイジタル変換器のブロツ
ク構成図で、一点鎖線で囲んだ30に前記SARを
示す。入力端子INからアナログ入力信号Ｘは、
標本保持回路（Ｓ／Ｈ）１、デイジタル・アナロ
グ変換器（DAC）２、比較器（COMP）３およ
びSAR３０による公知の遂次比較アナログ・デ
イジタル変換手法に従いデイジタル変換され、比
較器（COMP）３からのデイジタル変換ビツト
出力pcは、極性ビツトＳ、MSBビツトＭ，e2，
e3，e4，e5，e6およびLSBビツトＬのデイジタル
変換コードに順次配列されて、レジスタ部１０に
蓄えられる。ここでl1，l2，…l7は、デイジタ
ル・アナログ変換器（DAC）２とSAR３０のレ
ジスタ部１０との間を結ぶ情報結線、４は極性切
換信号ｐを出力する極性切換信号発生回路で、デ
イジタル・アナログ変換器（DAC）２が極性判
定を備える場合は勿論必要ない。この場合の情報
結線は点線で追加表示されている。
ここで、デイジタル・アナログ変換器（DAC）
２がＡ特性の圧縮特性を備え、かつ標本値のフル
スケール値が“1111111”でコード化される場合
であれば、レジスタ部１０に配列されたデイジタ
ル変換コードについて、先頭の極性ビツトＳを含
め偶数番目に位置するビツト符号をそれぞれ反転
せしめたデイジタル・コードは、国際規格に基づ
くＡ法則変換のデイジタル変換出力コードpDとな
る。このビツト符号反転には、遂次近似レジスタ
ー部１０に備えられたビツト符号反転回路２０が
有効に機能する。
２がＡ特性の圧縮特性を備え、かつ標本値のフル
スケール値が“1111111”でコード化される場合
であれば、レジスタ部１０に配列されたデイジタ
ル変換コードについて、先頭の極性ビツトＳを含
め偶数番目に位置するビツト符号をそれぞれ反転
せしめたデイジタル・コードは、国際規格に基づ
くＡ法則変換のデイジタル変換出力コードpDとな
る。このビツト符号反転には、遂次近似レジスタ
ー部１０に備えられたビツト符号反転回路２０が
有効に機能する。
第１図に示すように、デイジタル変換ビツト出
力pCがレジスタ部１０に入力されたとき、デイジ
タル変換ビツト取込み信号パルスφ1は、トラン
スフア・ゲート・トランジスタQ1，Q2，…，Q8
を同時に駆動して、デイジタル変換ビツト出力pC
のレジスター部１０内のマスター段への取込み回
路を形成し、ついで入力する転送信号パルスφ2
は、同じくトランスフア・ゲート・トランジスタ
Q′1，Q′2，…Q′8を同時に駆動して、マスター段
からスレーブ段へのビツト転送回路を形成する。
すなわち、最初に現われた極性ビツトＳは、トラ
ンスフア・ゲート・トランジスタQ1を通つて初
段マスター段の論理否定回路N1の入力ゲート容
量を含む浮遊容量C1に蓄えられ、ついで論理否
定回路N1で符号反転され、トランスフア・ゲー
ト・トランジスタQ′1を通りスレーブ段の論理否
定回路N′1の入力ゲート容量を含む浮遊容量C′1に
移送される。続いてつぎの取込み信号φ1が入つ
たとき、この極性ビツトＳは論理否定回路N′1で
再び符号反転されて元の符号に戻り、トランスフ
ア・ゲート・トランジスタQ2を通つて次段マス
ター段の浮遊容量C2に蓄えられ、初段マスター
の浮遊容量C1にはMSBビツトＭがが取込まれる。
以後同様にして遂次近似レジスタ部１０に入力さ
れるＡ法則変換のデイジタル変換ビツトe2，e3，
e4，e5，e6およびＬの各ビツトは、初段マスター
段の浮遊容量C1からC8に向かつて順次移送され、
一つの標本値のデイジタル変換ビツト出力pCは、
極性ビツトＳを先頭に出力端子OUT側からＳ，
Ｍ，e2，e3，e4，e5，e6およびＬの順序に配列さ
れ蓄えられる。ここでl1，l2，…l7は、既に述べ
た通り、デイジタル・アナログ変換器（DAC）
２との間の情報結線である。
力pCがレジスタ部１０に入力されたとき、デイジ
タル変換ビツト取込み信号パルスφ1は、トラン
スフア・ゲート・トランジスタQ1，Q2，…，Q8
を同時に駆動して、デイジタル変換ビツト出力pC
のレジスター部１０内のマスター段への取込み回
路を形成し、ついで入力する転送信号パルスφ2
は、同じくトランスフア・ゲート・トランジスタ
Q′1，Q′2，…Q′8を同時に駆動して、マスター段
からスレーブ段へのビツト転送回路を形成する。
すなわち、最初に現われた極性ビツトＳは、トラ
ンスフア・ゲート・トランジスタQ1を通つて初
段マスター段の論理否定回路N1の入力ゲート容
量を含む浮遊容量C1に蓄えられ、ついで論理否
定回路N1で符号反転され、トランスフア・ゲー
ト・トランジスタQ′1を通りスレーブ段の論理否
定回路N′1の入力ゲート容量を含む浮遊容量C′1に
移送される。続いてつぎの取込み信号φ1が入つ
たとき、この極性ビツトＳは論理否定回路N′1で
再び符号反転されて元の符号に戻り、トランスフ
ア・ゲート・トランジスタQ2を通つて次段マス
ター段の浮遊容量C2に蓄えられ、初段マスター
の浮遊容量C1にはMSBビツトＭがが取込まれる。
以後同様にして遂次近似レジスタ部１０に入力さ
れるＡ法則変換のデイジタル変換ビツトe2，e3，
e4，e5，e6およびＬの各ビツトは、初段マスター
段の浮遊容量C1からC8に向かつて順次移送され、
一つの標本値のデイジタル変換ビツト出力pCは、
極性ビツトＳを先頭に出力端子OUT側からＳ，
Ｍ，e2，e3，e4，e5，e6およびＬの順序に配列さ
れ蓄えられる。ここでl1，l2，…l7は、既に述べ
た通り、デイジタル・アナログ変換器（DAC）
２との間の情報結線である。
この段階でビツト符号反転信号パルスφ3およ
びφ4をビツト符号反転回路２０に入力せしめる。
このときゲート・トランジスタQ02，Q04，Q06お
よびQ08はビツト符号反転信号パルスφ3により、
またゲート・トランジスタQ01，Q03，Q05および
Q07は他方のビツト符号反転信号パルスφ4によ
り、それぞれ同時に駆動される。ビツト符号反転
信号パルスφ3の入力により、出力端子OVT側か
ら数えて偶数番目に位置するマスター段の浮遊容
量C7，C5，C3およびC1に蓄えられていたビツト
は、それぞれ論理否定回路対N04，N03，N02およ
びN01の入力ゲート容量を含む浮遊容量C0に符号
反転されて一旦蓄えられ、他方のビツト符号反転
信号パルスφ4の入力により、符号反転された状
態のままで再びマスター段の浮遊容量C7，C5，
C3およびC1に戻され保持される。すなわち、ビ
ツト符号反転信号パルスφ3およびφ4の制御によ
り、逐次近似レジスタ部１０には、目的とする国
際規格に基づくＡ法則変換のデイジタル変換出力
コードpDが迅速に配列され、出力端子OVTから
直ちに出力される。この場合レジスタ１０に格納
されたデイジタル・コードの各ビツトは、論理否
定回路によつてレジスタ内で全て符号反転される
ので、従来用いられていた排他的論理和回路のビ
ツト符号反転回路のように、符号反転出力ビツト
波形に“ヒゲ”を〓生することもなく、またデイ
ジタル・コードの出力タイミングtpdの遅れも生
じないので、システム機能を高速化し、且つ効率
化することが可能となる。
びφ4をビツト符号反転回路２０に入力せしめる。
このときゲート・トランジスタQ02，Q04，Q06お
よびQ08はビツト符号反転信号パルスφ3により、
またゲート・トランジスタQ01，Q03，Q05および
Q07は他方のビツト符号反転信号パルスφ4によ
り、それぞれ同時に駆動される。ビツト符号反転
信号パルスφ3の入力により、出力端子OVT側か
ら数えて偶数番目に位置するマスター段の浮遊容
量C7，C5，C3およびC1に蓄えられていたビツト
は、それぞれ論理否定回路対N04，N03，N02およ
びN01の入力ゲート容量を含む浮遊容量C0に符号
反転されて一旦蓄えられ、他方のビツト符号反転
信号パルスφ4の入力により、符号反転された状
態のままで再びマスター段の浮遊容量C7，C5，
C3およびC1に戻され保持される。すなわち、ビ
ツト符号反転信号パルスφ3およびφ4の制御によ
り、逐次近似レジスタ部１０には、目的とする国
際規格に基づくＡ法則変換のデイジタル変換出力
コードpDが迅速に配列され、出力端子OVTから
直ちに出力される。この場合レジスタ１０に格納
されたデイジタル・コードの各ビツトは、論理否
定回路によつてレジスタ内で全て符号反転される
ので、従来用いられていた排他的論理和回路のビ
ツト符号反転回路のように、符号反転出力ビツト
波形に“ヒゲ”を〓生することもなく、またデイ
ジタル・コードの出力タイミングtpdの遅れも生
じないので、システム機能を高速化し、且つ効率
化することが可能となる。
第４図および第５図は、本発明をクロツク信号
発生回路のレジスタに実施した場合の一回路構成
例図および制御信号パルスの位相関係図をそれぞ
れ示すものである。本実施例のレジスタはｎ段の
ステージ数から成り、またビツト符号反転回路
は、初段のマスター段に挿入された、一つのビツ
ト符号反転制御部のみで構成され、更に情報結線
の全てを、除去した以外は前記実施例と同じ構成
であるので、共通するものには同一符号が付され
ている。
発生回路のレジスタに実施した場合の一回路構成
例図および制御信号パルスの位相関係図をそれぞ
れ示すものである。本実施例のレジスタはｎ段の
ステージ数から成り、またビツト符号反転回路
は、初段のマスター段に挿入された、一つのビツ
ト符号反転制御部のみで構成され、更に情報結線
の全てを、除去した以外は前記実施例と同じ構成
であるので、共通するものには同一符号が付され
ている。
前記実施例の場合と同様に、入力端子INに入
力されるビツト信号はビツト取込み信号パルス
φ5およびビツト転送信号パルスφ6によつて、初
段マスター段の浮遊容量C1からｎ段の浮遊容量
Cnに向かつて順次転送され、出力端子OVTから
出力される。ここでビツト符号反転信号パルス
φ7およびφ8を入力せしめると、入力ビツト信号
は１ビツト置きに符号反転され出力される。例え
ば入力ビツト信号が、“１、１、１、…”のビツ
ト列であれば、デイテイ・サイクル50％のクロツ
ク信号が発生される。従つてビツト符号反転信号
パルスφ7およびφ8の選択によつて、任意のデユ
ーテイ・サイクルを有するクロツク信号を出力せ
しめることが可能である。この場合でも従来の排
他的論理和回路を用いたビツト符号反転回路のよ
うに、符号反転出力ビツト波形に“ヒゲ”を〓生
することもなく、且つシステム機能を効率化し得
る。
力されるビツト信号はビツト取込み信号パルス
φ5およびビツト転送信号パルスφ6によつて、初
段マスター段の浮遊容量C1からｎ段の浮遊容量
Cnに向かつて順次転送され、出力端子OVTから
出力される。ここでビツト符号反転信号パルス
φ7およびφ8を入力せしめると、入力ビツト信号
は１ビツト置きに符号反転され出力される。例え
ば入力ビツト信号が、“１、１、１、…”のビツ
ト列であれば、デイテイ・サイクル50％のクロツ
ク信号が発生される。従つてビツト符号反転信号
パルスφ7およびφ8の選択によつて、任意のデユ
ーテイ・サイクルを有するクロツク信号を出力せ
しめることが可能である。この場合でも従来の排
他的論理和回路を用いたビツト符号反転回路のよ
うに、符号反転出力ビツト波形に“ヒゲ”を〓生
することもなく、且つシステム機能を効率化し得
る。
以上は論理否定回路を入力段に含んだシフト・
レジスタに実施した場合を説明したが、これをビ
ツト符号反転回路に含ませて実施することも勿論
可能である。またフリツプ・フロツプ構成の公知
のレジスタに対しても同様なビツト符号反転回路
を付加すれば、ビツト符号反転機能を備えたレジ
スタを容易に実現することが出来、従来問題とさ
れて来た符号反転ビツトの“ヒゲ”を要因とする
システム機能障害を有効に解決し得る。
レジスタに実施した場合を説明したが、これをビ
ツト符号反転回路に含ませて実施することも勿論
可能である。またフリツプ・フロツプ構成の公知
のレジスタに対しても同様なビツト符号反転回路
を付加すれば、ビツト符号反転機能を備えたレジ
スタを容易に実現することが出来、従来問題とさ
れて来た符号反転ビツトの“ヒゲ”を要因とする
システム機能障害を有効に解決し得る。
第１図および第２図は、本発明をアナログ・デ
イジタル変換器の遂次近似レジスタに実施した場
合の一回路構成例図および制御信号パルスの位相
関係図、第３図は、本発明にかかる遂次近似レジ
スタを備えた遂次比較形アナログ・デイジタル変
換器のブロツク構成図、第４図および第５図は、
本発明をクロツク信号発生回路のレジスタに実施
した場合の一回路構成図および制御信号パルスの
位相関係図である。 １……標本保持回路、２……デイジタル・アナ
ログ変換器、３……比較器、４……極性切換信号
発生回路、１０……遂次近似レジスタ部、２０…
…ビツト符号反転回路、３０……ビツト符号反転
機能を備えた遂次近似レジスタ、pC……デイジタ
ル変換ビツト出力、pD……デイジタル変換出力コ
ード、l1〜l8……情報結線、Ｓ，Ｍ，e2，e3，〜，
Ｌ……デイジタル変換ビツト配列、Q1〜Qn……
トランスフア・ゲート・トランジスタ、Q′1〜
Q′n，Q01〜Q08……ゲート・トランジスタ、C0，
C1，C8，C′1〜C′8……浮遊容量、N1〜Nn，N′1
〜N′n……論理否定回路、N01〜N08……論理否定
回路対、φ1〜φ8……制御信号パルス。
イジタル変換器の遂次近似レジスタに実施した場
合の一回路構成例図および制御信号パルスの位相
関係図、第３図は、本発明にかかる遂次近似レジ
スタを備えた遂次比較形アナログ・デイジタル変
換器のブロツク構成図、第４図および第５図は、
本発明をクロツク信号発生回路のレジスタに実施
した場合の一回路構成図および制御信号パルスの
位相関係図である。 １……標本保持回路、２……デイジタル・アナ
ログ変換器、３……比較器、４……極性切換信号
発生回路、１０……遂次近似レジスタ部、２０…
…ビツト符号反転回路、３０……ビツト符号反転
機能を備えた遂次近似レジスタ、pC……デイジタ
ル変換ビツト出力、pD……デイジタル変換出力コ
ード、l1〜l8……情報結線、Ｓ，Ｍ，e2，e3，〜，
Ｌ……デイジタル変換ビツト配列、Q1〜Qn……
トランスフア・ゲート・トランジスタ、Q′1〜
Q′n，Q01〜Q08……ゲート・トランジスタ、C0，
C1，C8，C′1〜C′8……浮遊容量、N1〜Nn，N′1
〜N′n……論理否定回路、N01〜N08……論理否定
回路対、φ1〜φ8……制御信号パルス。
Claims (1)
- １ トランスフアゲート・スイツチ素子および第
一の論理否定回路からなるマスター段およびスレ
ーブ段で各ステージを構成したシフト機能を有す
るレジスター部と、前記ステージのマスター段を
形成する前記第一の論理否定回路の出力端子より
入力端子へ帰還回路を形成する偶数段の第二の論
理否定回路および前記第二の論理否定回路に直列
に接続された制御用ゲート・スイツチ素子を有す
るビツト符号反転回路とを備え、前記シフト機能
を有するレジスター部を構成する複数個のステー
ジのそれぞれのマスター段で格納されている入力
ビツト信号の論理否定信号を、前記帰還回路の制
御用ゲート・スイツチ素子を導通させたマスター
段においてのみ選択的に取り出し、前記入力ビツ
ト信号の論理否定出力を前記マスター段の第一の
論理否定回路の入力に帰還せしめることを特徴と
するビツト符号反転機能を備えたレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183420A JPS6075130A (ja) | 1983-09-30 | 1983-09-30 | ビツト符号反転機能を備えたレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183420A JPS6075130A (ja) | 1983-09-30 | 1983-09-30 | ビツト符号反転機能を備えたレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6075130A JPS6075130A (ja) | 1985-04-27 |
| JPH0153938B2 true JPH0153938B2 (ja) | 1989-11-16 |
Family
ID=16135463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58183420A Granted JPS6075130A (ja) | 1983-09-30 | 1983-09-30 | ビツト符号反転機能を備えたレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6075130A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5069948A (ja) * | 1973-10-02 | 1975-06-11 |
-
1983
- 1983-09-30 JP JP58183420A patent/JPS6075130A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6075130A (ja) | 1985-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101897121B (zh) | 针对闪速a/d转换器的时域插值方案 | |
| US4611196A (en) | Pipelined successive approximation analog-to-digital converter | |
| JPS62130025A (ja) | 直列デジタル・アナログ変換器 | |
| JPS5970019A (ja) | シフトレジスタ遅延回路 | |
| JPS6364413A (ja) | 逐次近似レジスタ | |
| JP7856203B2 (ja) | 変換回路 | |
| EP0439623A1 (en) | Digital-to-analog converter | |
| JPH05191238A (ja) | Ｐｗｍ回路 | |
| JPS6075130A (ja) | ビツト符号反転機能を備えたレジスタ | |
| US3911427A (en) | Digital-to-analog converter | |
| JPH04129332A (ja) | 逐次比較型ａ／ｄ変換装置 | |
| JPH0758912B2 (ja) | 高速セトリングｄ／ａ変換器 | |
| JP3389292B2 (ja) | 分周回路 | |
| SU1193827A1 (ru) | Преобразователь последовательного кода в параллельный | |
| JPS60229107A (ja) | シーケンス制御装置 | |
| SU1003356A1 (ru) | Реверсивный счетчик | |
| SU1438008A1 (ru) | Преобразователь кодов | |
| SU1387178A1 (ru) | Генератор случайного процесса | |
| JPS61184927A (ja) | Ｄａ変換器 | |
| JPS59223020A (ja) | 信号変換回路 | |
| JPS643093B2 (ja) | ||
| JPH0514153A (ja) | 二相クロツク信号発生回路 | |
| JPH0581096B2 (ja) | ||
| JPH0254621A (ja) | リングカウンタ | |
| JPH0668691A (ja) | シフトレジスタ回路 |