JPH0581174A - Ｃｐｕ装置のアクセス確認回路 - Google Patents
Ｃｐｕ装置のアクセス確認回路Info
- Publication number
- JPH0581174A JPH0581174A JP3240096A JP24009691A JPH0581174A JP H0581174 A JPH0581174 A JP H0581174A JP 3240096 A JP3240096 A JP 3240096A JP 24009691 A JP24009691 A JP 24009691A JP H0581174 A JPH0581174 A JP H0581174A
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- Japan
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- response
- master unit
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵ装置のマスタユニットから各スレーブ
ユニットへのアクセスの信頼性を向上する回路に関し、
誤って応答してしまったことをＣＰＵが知ることのでき
る回路の提供を目的とする。 【構成】 複数のスレーブユニット2-1 〜2-n の応答回
路2bは、前記デコーダ2aからの要求が有った際に上記マ
スタユニット１へ返送される応答信号内に前記個別ＩＤ
を取り込み、又、前記マスタユニット１は、前記応答回
路2bから返送される応答信号内の個別ＩＤと当該マスタ
ユニット１から送出したアドレスとの比較を行う比較部
1bを設け、比較一致のときにスレーブユニットが正しく
アクセスされた事を確認できるよう構成する。
ユニットへのアクセスの信頼性を向上する回路に関し、
誤って応答してしまったことをＣＰＵが知ることのでき
る回路の提供を目的とする。 【構成】 複数のスレーブユニット2-1 〜2-n の応答回
路2bは、前記デコーダ2aからの要求が有った際に上記マ
スタユニット１へ返送される応答信号内に前記個別ＩＤ
を取り込み、又、前記マスタユニット１は、前記応答回
路2bから返送される応答信号内の個別ＩＤと当該マスタ
ユニット１から送出したアドレスとの比較を行う比較部
1bを設け、比較一致のときにスレーブユニットが正しく
アクセスされた事を確認できるよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ装置のマスタユ
ニットから各スレーブユニットへのアクセスの信頼性を
向上する回路に関する。
ニットから各スレーブユニットへのアクセスの信頼性を
向上する回路に関する。
【０００２】近年のコンピュータシステムの高信頼化要
求に伴い、コントロールプロセッサユニット装置（以
下、ＣＰＵ装置と称す）の誤動作防止の手法を講じるこ
とが必要になってきている。
求に伴い、コントロールプロセッサユニット装置（以
下、ＣＰＵ装置と称す）の誤動作防止の手法を講じるこ
とが必要になってきている。
【０００３】ＣＰＵ装置で、ＣＰＵが或る一つのスレー
ブユニットをアクセスする場合、他のスレーブユニット
が誤って反応した時に、ＣＰＵはそのユニットを認識し
て修正もしくは縮退等の処理を行うことで、装置の早期
復旧等および信頼性の向上を図る必要がある。
ブユニットをアクセスする場合、他のスレーブユニット
が誤って反応した時に、ＣＰＵはそのユニットを認識し
て修正もしくは縮退等の処理を行うことで、装置の早期
復旧等および信頼性の向上を図る必要がある。
【０００４】
【従来の技術】以下、図２をもちいて従来例を説明す
る。図２は従来のＣＰＵ装置の構成例を示す図であり、
11はＣＰＵ11a を備えたマスタユニットである。尚、11
-1〜11-nは第１スレーブユニット〜第Ｎスレーブユニッ
トであり、各々はデコーダ11a と応答回路11b を備えて
いる。又、13はデータ径路のバスであり、14は応答線で
ある。
る。図２は従来のＣＰＵ装置の構成例を示す図であり、
11はＣＰＵ11a を備えたマスタユニットである。尚、11
-1〜11-nは第１スレーブユニット〜第Ｎスレーブユニッ
トであり、各々はデコーダ11a と応答回路11b を備えて
いる。又、13はデータ径路のバスであり、14は応答線で
ある。
【０００５】従来のＣＰＵ装置において、マスタユニッ
ト11から例えば第１スレーブユニット11-1をアクセスし
た時は、該マスタユニット11は第１スレーブユニット11
-1〜第Ｎスレーブユニット11-nに対してバス13を介して
アドレスとデータを送出し、第１スレーブユニット11-1
〜第Ｎスレーブユニット11-nに備えた各デコーダ11aは
マスタユニット11から送られてくる前記アドレスを復号
した後、あらかじめ設定した個別ＩＤと比較して自ユニ
ットへのアクセスであるかどうかを判断する。
ト11から例えば第１スレーブユニット11-1をアクセスし
た時は、該マスタユニット11は第１スレーブユニット11
-1〜第Ｎスレーブユニット11-nに対してバス13を介して
アドレスとデータを送出し、第１スレーブユニット11-1
〜第Ｎスレーブユニット11-nに備えた各デコーダ11aは
マスタユニット11から送られてくる前記アドレスを復号
した後、あらかじめ設定した個別ＩＤと比較して自ユニ
ットへのアクセスであるかどうかを判断する。
【０００６】そして、例えば第１スレーブユニット11-1
が自ユニットへのアクセスであると判断した場合、第１
スレーブユニット11-1は所定のデータ処理が終了した段
階において応答回路11b を作動することにより単一矩形
波の応答信号を応答線14上に出力させてマスタユニット
11のＣＰＵ11a に返し、該ＣＰＵ11a が単一矩形波の応
答信号を受け取ることでマスタユニット11から該第１ス
レーブユニット11-1へのアクセスを終了する手順をとっ
ている。
が自ユニットへのアクセスであると判断した場合、第１
スレーブユニット11-1は所定のデータ処理が終了した段
階において応答回路11b を作動することにより単一矩形
波の応答信号を応答線14上に出力させてマスタユニット
11のＣＰＵ11a に返し、該ＣＰＵ11a が単一矩形波の応
答信号を受け取ることでマスタユニット11から該第１ス
レーブユニット11-1へのアクセスを終了する手順をとっ
ている。
【０００７】
【発明が解決しようとする課題】ところが、従来例のア
クセスの確認回路では、誤って他のスレーブユニットが
応答信号を返してしまった場合でも、マスタユニットに
はそれの正誤を判断する機能がないため、正常にアクセ
スが終了したと判断してしまい、誤動作の原因になると
いう課題がある。
クセスの確認回路では、誤って他のスレーブユニットが
応答信号を返してしまった場合でも、マスタユニットに
はそれの正誤を判断する機能がないため、正常にアクセ
スが終了したと判断してしまい、誤動作の原因になると
いう課題がある。
【０００８】本発明は、誤って応答してしまったことを
ＣＰＵが知ることのできる回路の提供を目的とする。
ＣＰＵが知ることのできる回路の提供を目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、コントロールプロセッサユニット1aを有
するマスタユニット１と、該マスタユニット１からのア
ドレスと予め設定された個別ＩＤの比較・判定を行うデ
コーダ2aおよび該デコーダ2aの要求により応答信号を前
記マスタユニット１へ返送する応答回路2bを有する複数
のスレーブユニット2-1 〜2-n を備えたＣＰＵ装置にお
いて、前記複数のスレーブユニット2-1〜2-n の応答回
路2bは、前記デコーダ2aからの要求が有った際に上記マ
スタユニット１へ返送される応答信号内に前記個別ＩＤ
を取り込み、又、前記マスタユニット１は、前記応答回
路2bから返送される応答信号内の個別ＩＤと当該マスタ
ユニット１から送出したアドレスとの比較を行う比較部
1bを設け、比較一致のときにスレーブユニットが正しく
アクセスされた事を確認できるよう構成する。
め本発明では、コントロールプロセッサユニット1aを有
するマスタユニット１と、該マスタユニット１からのア
ドレスと予め設定された個別ＩＤの比較・判定を行うデ
コーダ2aおよび該デコーダ2aの要求により応答信号を前
記マスタユニット１へ返送する応答回路2bを有する複数
のスレーブユニット2-1 〜2-n を備えたＣＰＵ装置にお
いて、前記複数のスレーブユニット2-1〜2-n の応答回
路2bは、前記デコーダ2aからの要求が有った際に上記マ
スタユニット１へ返送される応答信号内に前記個別ＩＤ
を取り込み、又、前記マスタユニット１は、前記応答回
路2bから返送される応答信号内の個別ＩＤと当該マスタ
ユニット１から送出したアドレスとの比較を行う比較部
1bを設け、比較一致のときにスレーブユニットが正しく
アクセスされた事を確認できるよう構成する。
【００１０】
【作用】本発明は図１に示すごとく、各スレーブユニッ
ト2-1 〜2-n の応答回路2bにおいて、送られてきたアド
レスと予め設定された個別ＩＤとの比較・判定を行い、
該個別ＩＤを応答信号に取り込むようにしている。
ト2-1 〜2-n の応答回路2bにおいて、送られてきたアド
レスと予め設定された個別ＩＤとの比較・判定を行い、
該個別ＩＤを応答信号に取り込むようにしている。
【００１１】従って、マスタユニット１では、返送され
てきた個別ＩＤを取り込んだ応答信号とＣＰＵ1aからの
アドレスの比較を行うことにより、目的とするスレーブ
ユニットへのアクセスが確実に行われたかどうかを知る
ことができる。
てきた個別ＩＤを取り込んだ応答信号とＣＰＵ1aからの
アドレスの比較を行うことにより、目的とするスレーブ
ユニットへのアクセスが確実に行われたかどうかを知る
ことができる。
【００１２】
【実施例】以下、図１により本発明の回路の構成を説明
する。図において、１はＣＰＵ1aと比較部1bを備えたマ
スタユニットである。又、2-1〜2-n は各々にデコーダ2
aと応答回路2bを備えた第１スレーブユニット〜第Ｎス
レーブユニットである。更に、３はデータ径路のバス、
４は応答線である。
する。図において、１はＣＰＵ1aと比較部1bを備えたマ
スタユニットである。又、2-1〜2-n は各々にデコーダ2
aと応答回路2bを備えた第１スレーブユニット〜第Ｎス
レーブユニットである。更に、３はデータ径路のバス、
４は応答線である。
【００１３】図１において、マスタユニット１のＣＰＵ
1aから送出されたデータとアドレスは、バス３を介し第
１スレーブユニット2-1 〜第Ｎスレーブユニット2-n の
全てに伝えられる。このとき、各第１スレーブユニット
2-1 〜第Ｎスレーブユニット2-n の各デコーダ2aでは、
予め設定されている個別ＩＤと伝送されてきたアドレス
を比較し、一致すれば応答回路2bに対して応答要求信号
を送出し、該当する例えば第１スレーブユニット2-1 を
選択する。ここ迄は従来例と同じである。
1aから送出されたデータとアドレスは、バス３を介し第
１スレーブユニット2-1 〜第Ｎスレーブユニット2-n の
全てに伝えられる。このとき、各第１スレーブユニット
2-1 〜第Ｎスレーブユニット2-n の各デコーダ2aでは、
予め設定されている個別ＩＤと伝送されてきたアドレス
を比較し、一致すれば応答回路2bに対して応答要求信号
を送出し、該当する例えば第１スレーブユニット2-1 を
選択する。ここ迄は従来例と同じである。
【００１４】選択された第１スレーブユニット2-1 の応
答回路2bは、デコーダ2aから出力された応答要求信号に
従って前記個別ＩＤを取り込みこれを直列状の応答信号
に変換する。そして、該応答信号は応答線４を介してマ
スタユニット１へ返送する。
答回路2bは、デコーダ2aから出力された応答要求信号に
従って前記個別ＩＤを取り込みこれを直列状の応答信号
に変換する。そして、該応答信号は応答線４を介してマ
スタユニット１へ返送する。
【００１５】一方、マスタユニット１では比較部1bが設
けられており、この比較部1bは先にＣＰＵ1aから出力さ
れたアドレスと第１スレーブユニット2-1 から伝送され
て来た応答信号内の個別ＩＤとを比較し、比較一致のと
き目的とする第１スレーブユニット2-1 へのアクセスが
正しく行われたことを知る。
けられており、この比較部1bは先にＣＰＵ1aから出力さ
れたアドレスと第１スレーブユニット2-1 から伝送され
て来た応答信号内の個別ＩＤとを比較し、比較一致のと
き目的とする第１スレーブユニット2-1 へのアクセスが
正しく行われたことを知る。
【００１６】
【発明の効果】以上の説明から明らかなように本発明に
よれば、マスタユニットへの応答信号に各スレーブユニ
ットの個別ＩＤを含ませるとでマスタユニット側では実
際にアクセスされたスレーブユニットが判るため、スレ
ーブユニット側の故障等により目的と異なるスレーブユ
ニットが反応した場合、その誤動作を即座に知ることが
でき、マスタユニット中のＣＰＵは直ちにそのスレーブ
ユニットの縮退を行ったり或いは失敗したアクセスのや
り直し等を行うことができるため、ＣＰＵ装置全体の信
頼性向上に寄与する事が大きいという効果を奏する。
よれば、マスタユニットへの応答信号に各スレーブユニ
ットの個別ＩＤを含ませるとでマスタユニット側では実
際にアクセスされたスレーブユニットが判るため、スレ
ーブユニット側の故障等により目的と異なるスレーブユ
ニットが反応した場合、その誤動作を即座に知ることが
でき、マスタユニット中のＣＰＵは直ちにそのスレーブ
ユニットの縮退を行ったり或いは失敗したアクセスのや
り直し等を行うことができるため、ＣＰＵ装置全体の信
頼性向上に寄与する事が大きいという効果を奏する。
【図１】 本発明の回路の構成を示す図である。
【図２】 従来のＣＰＵ装置の構成例を示す図である。
１はマスタユニット 1aはＣＰＵ 1bは比較部 2-1 〜2-n は第１スレーブユニット〜第Ｎスレーブユニ
ット 2aはデコーダ 2bは応答回路 ３はバス ４は応答線
ット 2aはデコーダ 2bは応答回路 ３はバス ４は応答線
Claims (1)
- 【請求項１】 コントロールプロセッサユニット(1a)を
有するマスタユニット(1) と、該マスタユニット(1) か
らのアドレスと予め設定された個別ＩＤの比較・判定を
行うデコーダ(2a)および該デコーダ(2a)の要求により応
答信号を前記マスタユニット(1) へ返送する応答回路(2
b)を有する複数のスレーブユニット(2-1〜2-n)を備えた
ＣＰＵ装置において、 前記複数のスレーブユニット(2-1〜2-n)の応答回路(2b)
は、前記デコーダ(2a)からの要求が有った際に上記マス
タユニット(1) へ返送される応答信号内に前記個別ＩＤ
を取り込み、 又、前記マスタユニット(1) は、前記応答回路(2b)から
返送される応答信号内の個別ＩＤと当該マスタユニット
(1) から送出したアドレスとの比較を行う比較部(1b)を
設け、 比較一致のときにスレーブユニットが正しくアクセスさ
れたことを確認できるようにしたことを特徴とするＣＰ
Ｕ装置のアクセス確認回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240096A JPH0581174A (ja) | 1991-09-20 | 1991-09-20 | Ｃｐｕ装置のアクセス確認回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240096A JPH0581174A (ja) | 1991-09-20 | 1991-09-20 | Ｃｐｕ装置のアクセス確認回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581174A true JPH0581174A (ja) | 1993-04-02 |
Family
ID=17054435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240096A Withdrawn JPH0581174A (ja) | 1991-09-20 | 1991-09-20 | Ｃｐｕ装置のアクセス確認回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100330719B1 (ko) * | 2000-04-06 | 2002-04-03 | 이강욱 | 디바이스넷의 입출력 확장 모듈 장치 |
-
1991
- 1991-09-20 JP JP3240096A patent/JPH0581174A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100330719B1 (ko) * | 2000-04-06 | 2002-04-03 | 이강욱 | 디바이스넷의 입출력 확장 모듈 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |