JPH0132143Y2 - - Google Patents
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- Publication number
- JPH0132143Y2 JPH0132143Y2 JP11037082U JP11037082U JPH0132143Y2 JP H0132143 Y2 JPH0132143 Y2 JP H0132143Y2 JP 11037082 U JP11037082 U JP 11037082U JP 11037082 U JP11037082 U JP 11037082U JP H0132143 Y2 JPH0132143 Y2 JP H0132143Y2
- Authority
- JP
- Japan
- Prior art keywords
- information
- data
- switch
- control device
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
Description
【考案の詳細な説明】
本考案は、デイツプスイツチで設定された各種
情報を確実かつ迅速に得ることのできる回路に関
する。
情報を確実かつ迅速に得ることのできる回路に関
する。
デイツプスイツチを用いて各種情報を設定して
マイクロプロセツサ等の制御装置にその情報を伝
える場合、デイツプスイツチの信頼性を高めるた
めパリテイビツトを付加することが行われる。第
１図は、デイツプスイツチの外観図で、ａは平面
図、ｂは正面図である。このようなデイツプスイ
ツチを用いてパリテイビツトを付加した情報伝送
を行う場合は、次のようにする。即ち、各種情報
を１から７までの７ビツトで設定し８番目のスイ
ツチをパリテイビツトとして用いる。例えば奇数
パリテイを用いるとすると、設定情報が0101101
であつた場合は、奇数パリテイの場合８番目のス
イツチで“１”を設定する。ON又はOFFのう
ち、どちらを“１”とするかは任意に決めること
ができる。
マイクロプロセツサ等の制御装置にその情報を伝
える場合、デイツプスイツチの信頼性を高めるた
めパリテイビツトを付加することが行われる。第
１図は、デイツプスイツチの外観図で、ａは平面
図、ｂは正面図である。このようなデイツプスイ
ツチを用いてパリテイビツトを付加した情報伝送
を行う場合は、次のようにする。即ち、各種情報
を１から７までの７ビツトで設定し８番目のスイ
ツチをパリテイビツトとして用いる。例えば奇数
パリテイを用いるとすると、設定情報が0101101
であつた場合は、奇数パリテイの場合８番目のス
イツチで“１”を設定する。ON又はOFFのう
ち、どちらを“１”とするかは任意に決めること
ができる。
第２図は、デイツプスイツチを用いた情報伝送
回路の一例を示す図である。図において、１はデ
イツプスイツチ、２は該デイツプスイツチの設定
情報を受けるバツフア、３は該バツフアの出力を
受ける制御装置である。該制御装置としては、例
えば前述したようにマイクロコンピユータが用い
られる。このような、デイツプスイツチとバツフ
アより構成される情報伝送回路は、データバス
DBに複数個接続されるのが普通である。そこ
で、データバスDB上で複数個の情報が衝突する
のを避けるため、図に示すようにバツフア２に禁
止信号が入力されるようになつている。該禁止信
号は別途制御回路（図示せず）から与えられる。
図に示す回路からデイツプスイツチで設定された
情報を制御装置３に伝送する場合、禁止信号は解
除されており、デイツプスイツチ１で設定された
情報はバツフア２を介して制御装置３に伝えられ
る。逆に、情報が伝送されない場合は、バツフア
２には禁止信号が入力され、該バツフアの出力は
ハイインピーダンス状態となつてデータバスDB
から切り離され、他の情報伝送回路がバスDBを
専有する。
回路の一例を示す図である。図において、１はデ
イツプスイツチ、２は該デイツプスイツチの設定
情報を受けるバツフア、３は該バツフアの出力を
受ける制御装置である。該制御装置としては、例
えば前述したようにマイクロコンピユータが用い
られる。このような、デイツプスイツチとバツフ
アより構成される情報伝送回路は、データバス
DBに複数個接続されるのが普通である。そこ
で、データバスDB上で複数個の情報が衝突する
のを避けるため、図に示すようにバツフア２に禁
止信号が入力されるようになつている。該禁止信
号は別途制御回路（図示せず）から与えられる。
図に示す回路からデイツプスイツチで設定された
情報を制御装置３に伝送する場合、禁止信号は解
除されており、デイツプスイツチ１で設定された
情報はバツフア２を介して制御装置３に伝えられ
る。逆に、情報が伝送されない場合は、バツフア
２には禁止信号が入力され、該バツフアの出力は
ハイインピーダンス状態となつてデータバスDB
から切り離され、他の情報伝送回路がバスDBを
専有する。
このような構成の情報伝送回路で、パリテイチ
エツク方式を採用すると当該情報伝送回路を呼び
出すたびごとにパリテイチエツクを行う必要があ
り多くの処理時間を要する。
エツク方式を採用すると当該情報伝送回路を呼び
出すたびごとにパリテイチエツクを行う必要があ
り多くの処理時間を要する。
本考案は、このような点に鑑みてなされたもの
であつて、第１回目のパリテイチエツクで確認し
た正しいデータを格納するメモリを設け、以後は
該メモリに格納されたデータと取込んだデータが
一致するかどうかを確認するだけで情報のチエツ
クが済むようにした処理時間の速い情報チエツク
回路を実現したものである。以下、図面を参照し
て本考案を説明する。
であつて、第１回目のパリテイチエツクで確認し
た正しいデータを格納するメモリを設け、以後は
該メモリに格納されたデータと取込んだデータが
一致するかどうかを確認するだけで情報のチエツ
クが済むようにした処理時間の速い情報チエツク
回路を実現したものである。以下、図面を参照し
て本考案を説明する。
第３図は、本考案の一実施例を示す電気的構成
図である。第２図と同一のものは、同一の番号を
付して示す。４は、パリテイチエツクで確認した
正しいデータを各情報伝送回路ごとに格納してお
くメモリである。該メモリとしては例えばRAM
が用いられる。このように構成された装置の動作
を説明すれば、以下のとおりである。
図である。第２図と同一のものは、同一の番号を
付して示す。４は、パリテイチエツクで確認した
正しいデータを各情報伝送回路ごとに格納してお
くメモリである。該メモリとしては例えばRAM
が用いられる。このように構成された装置の動作
を説明すれば、以下のとおりである。
デイツプスイツチ１からは、各種情報が設定さ
れる。情報の種類としてはＩ／Ｏ装置の機種番号
や入力データの上下限設定値等が考えられる。デ
イツプスイツチとして第１図のものを例にとれ
ば、第８ビツト目にパリテイデータが設定され
る。設定情報として７ビツト分全部を使つて例え
ば0101101を設定したものとすると、パリテイデ
ータは奇数パリテイの場合“１”になる。従つ
て、01011011なる８ビートデータが、バツフア２
を介して制御装置３に伝送される。なお、このと
きバツフア２の禁止信号は解除されている。制御
装置３は、取込んだデータのうち“１”の数を数
える。加算の結果が奇数になれば情報が正しく伝
えられていることになる。一方、加算の結果が偶
数の場合、情報が誤つて伝送されたことになる。
情報が誤つて伝送された場合、制御装置３はエラ
ーメツセージを出力する等の異常処理を実行す
る。
れる。情報の種類としてはＩ／Ｏ装置の機種番号
や入力データの上下限設定値等が考えられる。デ
イツプスイツチとして第１図のものを例にとれ
ば、第８ビツト目にパリテイデータが設定され
る。設定情報として７ビツト分全部を使つて例え
ば0101101を設定したものとすると、パリテイデ
ータは奇数パリテイの場合“１”になる。従つ
て、01011011なる８ビートデータが、バツフア２
を介して制御装置３に伝送される。なお、このと
きバツフア２の禁止信号は解除されている。制御
装置３は、取込んだデータのうち“１”の数を数
える。加算の結果が奇数になれば情報が正しく伝
えられていることになる。一方、加算の結果が偶
数の場合、情報が誤つて伝送されたことになる。
情報が誤つて伝送された場合、制御装置３はエラ
ーメツセージを出力する等の異常処理を実行す
る。
一方、情報が正しく伝送されていた場合には、
制御装置３は受信したデータをメモリ４に格納す
る。このデータを格納するメモリの番地は、各伝
送回路ごとに定まつており、定まつた番地に格納
される。このように、正しい情報を一たんメモリ
４に格納しておくと、次回以降当該伝送回路から
の情報を受けるとき、受信したデータとメモリ４
に格納されていたデータとを比較するだけで情報
が正しく伝送されたかどうかを確認することがで
きる。即ち、そのたびごとにパリテイチエツクを
行う必要がないので、処理時間が大幅に短絡され
る。上述の説明では、デイツプスイツチのビツト
数として８ビツトの場合を例にとつて説明した
が、８ビツトに限る必要がないことはいうまでも
ない。任意のビツト数であつてよい。
制御装置３は受信したデータをメモリ４に格納す
る。このデータを格納するメモリの番地は、各伝
送回路ごとに定まつており、定まつた番地に格納
される。このように、正しい情報を一たんメモリ
４に格納しておくと、次回以降当該伝送回路から
の情報を受けるとき、受信したデータとメモリ４
に格納されていたデータとを比較するだけで情報
が正しく伝送されたかどうかを確認することがで
きる。即ち、そのたびごとにパリテイチエツクを
行う必要がないので、処理時間が大幅に短絡され
る。上述の説明では、デイツプスイツチのビツト
数として８ビツトの場合を例にとつて説明した
が、８ビツトに限る必要がないことはいうまでも
ない。任意のビツト数であつてよい。
以上詳細に説明したように、本考案によれば第
１回目のパリテイチエツクで確認した正しいデー
タを格納するメモリを設け、以後は該メモリに格
納されたデータと取込んだデータが一致するかど
うかを確認するだけで情報のチエツクが済むよう
にして、処理時間を向上させたデイツプスイツチ
の情報チエツク回路を実現することができる。
１回目のパリテイチエツクで確認した正しいデー
タを格納するメモリを設け、以後は該メモリに格
納されたデータと取込んだデータが一致するかど
うかを確認するだけで情報のチエツクが済むよう
にして、処理時間を向上させたデイツプスイツチ
の情報チエツク回路を実現することができる。
第１図はデイツプスイツチの外観図、第２図は
情報伝送回路の一例を示す図、第３図は本考案の
一実施例を示す電気的構成図である。 １……デイツプスイツチ、２……バツフア、３
……制御装置、４……メモリ。
情報伝送回路の一例を示す図、第３図は本考案の
一実施例を示す電気的構成図である。 １……デイツプスイツチ、２……バツフア、３
……制御装置、４……メモリ。
Claims (1)
- デイツプスイツチで各種情報を設定して制御装
置に伝送する場合において、設定情報をバツフア
を介して制御装置に伝送すると共に、第１回目に
行われるパリテイチエツクの結果を格納するメモ
リを設けたことを特徴とするデイツプスイツチの
情報チエツク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11037082U JPS5915143U (ja) | 1982-07-21 | 1982-07-21 | デイツプスイツチの情報チエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11037082U JPS5915143U (ja) | 1982-07-21 | 1982-07-21 | デイツプスイツチの情報チエツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5915143U JPS5915143U (ja) | 1984-01-30 |
| JPH0132143Y2 true JPH0132143Y2 (ja) | 1989-10-02 |
Family
ID=30256708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11037082U Granted JPS5915143U (ja) | 1982-07-21 | 1982-07-21 | デイツプスイツチの情報チエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915143U (ja) |
-
1982
- 1982-07-21 JP JP11037082U patent/JPS5915143U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5915143U (ja) | 1984-01-30 |
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