JPH0581229A

JPH0581229A - 信号処理回路網

Info

Publication number: JPH0581229A
Application number: JP3243213A
Authority: JP
Inventors: Osamu Takehira; 竹平　　修; Shuji Motomura; 修二本村; Hirotoshi Eguchi; 裕俊江口; Toshiyuki Furuta; 俊之古田; Takashi Kitaguchi; 貴史北口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-09-24
Filing date: 1991-09-24
Publication date: 1993-04-02

Abstract

(57)【要約】【目的】デジタル方式のニューラルネットワークの各
ニューロンより得られるデジタル信号をパルス密度表現
のものに限定されないようにし、汎用性及び処理能力を
向上させる。【構成】階層型網状のデジタル方式のニューロンモデ
ルをベースとして、各回路ユニットの出力回路から得ら
れた出力２６をカウンタ３７により計数しコンパレータ
３８で予め設定された所定値と比較する計数比較回路３
９を設け、この比較結果に応じて異なる情報を出力する
選択出力回路４２を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、神経細胞を模倣したニ
ューラルコンピュータ用の信号処理回路網に関する。

【０００２】

【従来の技術】生体の情報処理の基本的な単位である神
経細胞（ニューロン）の機能を模倣し、さらに、この
「神経細胞模倣素子」をネットワークにし、情報の並列
処理を目指したのが、いわゆるニューラルネットワーク
である。文字認識や連想記憶、連動制御等、生体ではい
とも簡単に行われていても、従来のノイマン型コンピュ
ータではなかなか達成しないものが多い。生体の神経
系、特に生体特有の機能、即ち並列処理、自己学習等を
模倣して、これらの問題を解決しようとする試みが盛ん
に行われている。これらの試みは、計算機シミュレーシ
ョンで行われているものが多く、本来の機能を発揮する
には、並列処理が必要であり、そのためにはニューラル
ネットワークのハードウエア化が必要である。

【０００３】その内、電気回路により実現したものの一
例として、図１７に示すようなものがある。これは、特
開昭６２−２９５１８８号公報中に示されるもので、基
本的には、Ｓ字形伝達関数を有する複数の増幅器１と、
各増幅器１の出力を他の層の増幅器の入力に一点鎖線で
示すように接続する抵抗性フィードバック回路網２とが
設けられている。各増幅器１の入力側には接地されたコ
ンデンサと接地された抵抗とによるＣＲ時定数回路３が
個別に接続されている。そして、入力電流Ｉ₁，Ｉ₂，
〜，Ｉ_Nが各増幅器１の入力に供給され、出力はこれら
の増幅器１の出力電圧の集合から得られる。

【０００４】ここに、神経細胞間の結合の強さは、各細
胞間の入出力ラインを結ぶ抵抗４（抵抗性フィードバッ
ク回路網２中の格子点）の抵抗値で表され、神経細胞応
答関数は各増幅器１の伝達関数で表される。また、神経
細胞間の結合には、周知のように興奮性と抑制性とがあ
り数学的には結合係数の正負符号により表される。しか
し、回路上の定数で正負を実現するのは困難であるの
で、ここでは、増幅器１の出力を２つに分け、一方の出
力を反転させることにより、正負の２つの信号を生成
し、これを適当に選択することにより実現するようにし
ている。

【０００５】また、図１８は特開昭６２−２９５１８８
号公報提案内容を示し、図１７のものを改良したもので
ある。これは、数学的解析に基づき回路を簡素化したも
のであり、増幅器１に代えて単一の出力を持つ負利得増
幅器５を用い、抵抗性フィードバック回路網２に代えて
クリップドＴマトリックス回路６を用いて構成したもの
である。

【０００６】何れにしてもこれらの回路は基本的にはア
ナログ方式のものである。即ち、入出力量を電流値や電
圧値で表し、内部の演算処理も全てアナログ的に行うも
のである。ところが、アナログ方式の場合、例えば増幅
器等の温度特性や電源投入後のドリフト等のため、精度
よく安定させて動作させるのは困難である。特に、神経
回路網の場合、増幅器の数は少なくとも数百個程度必要
であり、かつ、非線形な動作を行わせるので、動作の安
定性は重要である。また、例えば抵抗値等の回路定数の
変更も容易ではなく、汎用性に乏しい。

【０００７】

【発明が解決しようとする課題】このようなことから、
神経回路網をデジタル方式により表現したものが、例え
ば電子情報通信学会技術研究報告、ＩＣＤ８８−１３０
中の「完全ディジタルニューロチップの構成」により報
告されている。しかし、これは従来のアナログ方式のも
のをエミュレートしたもので、アップダウンカウンタを
用いる等、回路がやや複雑なものとなっている。

【０００８】このような欠点を解決するため、デジタル
方式のニューロンモデルが本出願人により特願平１−１
７９６２９号等として既に提案され、さらには、このよ
うなニューロンモデルにおいて最終出力層より得られる
デジタル信号をパルス密度に変換し、適宜アナログ出力
に変換するようにしたものも提案されている。しかし、
このような提案例によると、デジタル信号をパルス密度
として扱うことに限定されてしまい、汎用性ないしは処
理能力に欠けるものとなる。

【０００９】

【課題を解決するための手段】請求項１記載の発明で
は、２値化された複数の情報列を同時に処理するように
した信号処理回路網において、少なくとも２つ以上の入
力と、各入力毎に設けたメモリと、これらのメモリから
メモリ内容を順次読出す読出し手段と、メモリから順次
読出されたメモリ内容と入力情報との論理積を入力毎に
演算する論理積回路と、論理積回路により得られたこれ
らの論理積結果について予め入力毎に設定された２つの
組別に全入力分の論理和を演算する論理和回路と、これ
らの論理和回路により得られた２組の論理和結果同士を
論理演算して出力する出力回路と、この出力回路から得
られた出力を計数するカウンタを有して予め設定された
所定値と比較する計数比較回路と、比較結果に応じて異
なる情報を出力する選択出力回路とを有する回路ユニッ
トを複数個設け、これらの回路ユニットの出力を他の回
路ユニット又は自己の回路ユニットの入力側に結合させ
て階層型網状に接続した。

【００１０】請求項２記載の発明では、各入力毎に第１
メモリと第２メモリとを設け、論理積回路では第１メモ
リから順次読出されたメモリ内容と入力情報との論理積
を入力毎に演算するものとし、論理和回路では論理積回
路により得られたこれらの論理積結果について前記第２
メモリの内容別に全入力分の論理和を演算するものと
し、出力回路ではこれらの論理和回路により得られた内
容別の論理和結果同士を論理演算して出力するものと
し、さらに、請求項１記載の発明と同様に、出力回路に
対して計数比較回路と選択出力回路とを設けた。

【００１１】請求項３記載の発明では、各入力毎に第１
メモリと第２メモリとを設ける他、第１メモリから順次
読出されたメモリ内容と入力情報との論理積を入力毎に
演算する第１論理積回路と、第１論理積回路により得ら
れたこれらの論理積結果について全入力分の論理和を演
算する第１論理和回路と、第２メモリから順次読出され
たメモリ内容と入力情報との論理積を入力毎に演算する
第２論理積回路と、第２論理積回路により得られたこれ
らの論理積結果について全入力分の論理和を演算する第
２論理和回路とを設け、さらに、請求項１記載の発明と
同様に、出力回路に対して計数比較回路と選択出力回路
とを設けた。

【００１２】請求項４ないし６記載の発明では、請求項
１ないし３記載の発明において、出力回路を論理和回路
により得られた２組の論理和結果が不一致の時には予め
決められたほうの組の論理和結果を出力し、一致する時
には前記入力と別の外部入力又はこの外部入力に付随し
て設けた別のメモリ内容とこの外部入力との論理積結果
を出力するものとした。

【００１３】さらに、請求項７記載の発明では、これら
の発明において、自己の回路ユニットの出力と他の回路
ユニットの出力との比較により自己の出力を変更させる
出力変更回路を設けた。

【００１４】

【作用】請求項１ないし６記載の発明によれば、各ユニ
ット回路の出力回路から得られる出力について、計数比
較回路で計数して予め設定された所定値と比較し、比較
結果に応じて選択出力回路により異なる情報を出力する
ようにしたので、出力がパルス数、即ちパルスの強度に
比例し、かつ、カウントによるため時間に依存したもの
となり、パルス密度として扱うものに限定されず、より
汎用性及び処理能力の高いデジタル信号出力が得られる
ものとなる。また、カウンタのリセット信号を適宜選ぶ
ことができるため、ネットワーク構成した場合に様々な
動作を行なわせ得るものとなる。加えて、請求項７記載
の発明のように出力変更回路により自己の出力と他の回
路ユニットの出力との比較により自己の出力を変更させ
ることで、ネットワーク構成した場合に種々な動作を行
なわせ得るものとなる。

【００１５】

【実施例】本発明の一実施例を図１ないし図１６に基づ
いて説明する。まず、基本として各ニューロンをなす回
路ユニットに関する入出力信号、中間信号、結合係数、
教師信号などは、全て、「０」「１」で２値化されたパ
ルス列で表すものとする。これらの信号は全て同期化さ
れている。いま、ｉ番目の入力をｙ_i とすると、入力ｙ
_i の信号の強度はパルス密度で表現し、例えば図２に示
すパルス列のように、ある一定時間内にある、「１」の
状態数で表す。即ち、図２の例は、４／６を表すもので
あり、同期パルス６個中に信号は「１」が４個、「０」
が２個である。このとき、「１」と「０」の並び方は、
ランダムであることが望ましい。

【００１６】一方、ニューロン間の結合の度合いを示す
結合係数Ｔ_ijも同様にパルス密度で表現し、「０」と
「１」とのパルス列として予めメモリ上に用意してお
く。図３に示す例は、「１０１０１０」＝３／６を表
す。この場合も、「１」と「０」の並び方はランダムで
あることが望ましい。

【００１７】そして、このパルス列を同期クロックに応
じてメモリ上より順次読出し、各々入力信号パルス列と
の論理積をとる（ｙ_i ∩ Ｔ_ij)。これを、ニューロンｊ
への入力とする。上例の場合で説明すると、入力信号が
「１０１１０１」として入力されたとき、これと同期し
てメモリ上よりパルス列を呼出し、順次論理積をとるこ
とにより、図４に示すような「１０１０００」が得ら
れ、これは入力ｙ_i が結合係数Ｔ_ijにより変換されパル
ス密度が２／６となることを示している。

【００１８】このような論理積結果のパルス密度は、近
似的には入力信号のパルス密度と結合係数とのパルス密
度との積となり、アナログ方式の結合係数と同様の機能
を有する。これは、信号の列が長いほど、また、「１」
と「０」との並び方がランダムであるほど、積に近い機
能を持つことになる。なお、入力パルス列に比べて結合
係数のパルス列が短く、読出すべきデータがなくなった
ら、再びデータの先頭に戻って読出しを繰返えせばよ
い。

【００１９】ここに、１つの神経細胞ユニットは多入力
であるので、「入力信号と結合係数との論理積結果」も
多数あり、次にＯＲ回路によりこれらの論理和をとる。
入力は同期化されているので、例えば１番目のデータが
「１０１０００」、２番目のデータが「０１００００」
の場合、両者のＯＲをとると、「１１１０００」とな
る。これを多入力（入力数をｍとする）同時に計算し出
力とする。即ち、図５に示すようになる。これは、アナ
ログ計算における和の計算及び非線形関数（シグモイド
関数）の部分に対応している。

【００２０】パルス密度が低い場合、その論理和をとっ
たもののパルス密度は、各々のパルス密度の和に近似的
に一致する。パルス密度が高くなるにつれ、ＯＲ回路の
出力は段々飽和してくるので、パルス密度の和とは一致
せず、非線形性が出てくる。論理和の場合、パルス密度
は１よりも大きくなることがなく、かつ、０より小さく
なることもなく、さらには、単調増加関数であり、シグ
モイド関数と近似的に同様となる。

【００２１】ところで、結合には興奮性と抑制性があ
り、数値計算の場合には、結合係数の符号で表し、アナ
ログ回路の場合は前述の如くＴ_ijが負となる場合（抑制
性結合）は増幅器を用いて出力を反転させてＴ_ijに相当
する抵抗値で他の神経細胞に結合させる。この点、デジ
タル方式の本実施例にあっては、パルス密度は常に正で
あるが、以下の３種類の何れかの方法を用いれば、結合
係数をパルス密度で表している場合でも結合の興奮性と
抑制性への対応が可能となる。

【００２２】まず、請求項１，４記載の発明対応の構成
を図６に示す。ここでは、各結合に対して興奮性か抑制
性かを予め設定しておき、興奮性結合グループと抑制性
結合グループとで別々に上述した論理和をとる。又は、
各入力に対して予め興奮性か抑制性かを設定しておき、
興奮性の入力グループと抑制性の入力グループとで別々
に論理和をとる。例えば、図６に示すように入力段階で
は予め興奮性結合グループ１１ａと抑制性結合グループ
１１ｂとに組分けしておき、各入力１２に対して結合係
数Ｔ_ijを記憶したメモリ１３ａ，１３ｂを設ければよ
い。入力信号と結合係数Ｔ_ijのパルス列の論理積はＡＮ
Ｄゲート（論理積回路）１４ａ，１４ｂによりとられ
る。そして、グループ１１ａ，１１ｂ別にＯＲゲート
（論理和回路）１５ａ，１５ｂにより論理和がとられ、
興奮性グループ１１ａの論理和結果（ＯＲゲート１５ａ
出力）１６ａと抑制性グループ１１ｂの論理和結果（Ｏ
Ｒゲート１５ｂ出力）１６ｂとを得る。

【００２３】一方、請求項２，５記載の発明対応の構成
を図７に示す。この方式では、結合毎に、その結合が興
奮性であるか抑制性であるかを表すメモリ（第２メモ
リ）１７を持ち、その内容によって結合の興奮性、抑制
性をゲート回路１８により任意に設定できるようにす
る。このようなゲート回路１８を通すことにより、この
メモリ１７の内容によって決まる興奮性の結合のグルー
プと抑制性の結合のグループとでＯＲゲート１５ａ，１
５ｂにより別々に論理和をとり、グループ別の論理和結
果１６ａ，１６ｂを得る。

【００２４】さらに、請求項３，６記載の発明対応の構
成を図８に示す。この方式では、結合毎に興奮性の結合
係数と抑制性の結合係数とを持たせ、図８に示すよう
に、両者を各々メモリ（第１メモリ）１９とメモリ（第
２メモリ）２０上に置く。これは、結合係数を正の量と
負の量との和の形に分解して表したことに相当する。そ
して、全ての入力信号とメモリ１９に記憶された興奮性
の結合係数との論理積をＡＮＤゲート（第１論理積回
路）２１によりとり、これらのＡＮＤゲート２１の出力
同士の論理和をＯＲゲート（第１論理和回路）１５ａに
よりとる。一方、全ての入力信号とメモリ２０に記憶さ
れた抑制性の結合係数との論理積をＡＮＤゲート（第２
論理積回路）２２によりとり、これらのＡＮＤゲート２
２の出力同士の論理和をＯＲゲート（第２論理和回路）
１５ｂによりとる。このようにして、興奮性／抑制性別
の論理和結果１６ａ，１６ｂを得る。

【００２５】ついで、このように得られた論理和結果１
６ａ，１６ｂは出力回路２３による論理演算処理を経て
出力される。ここに、出力回路２３による処理として
は、興奮性グループの論理和結果と抑制性グループの論
理和結果とが不一致であれば興奮性グループの論理和結
果を出力する（即ち、興奮性グループの論理和結果が
「０」で抑制性グループの論理和結果が「１」であれ
ば、「０」を出力し、逆に、興奮性グループの論理和結
果が「１」で抑制性グループの論理和結果が「０」であ
れば、「１」を出力する）。また、両グループの論理和
結果が一致した時には「０」又は「１」を出力する。

【００２６】このための請求項１，２，３記載の発明対
応の出力回路２３は例えば図９又は図１０に示すように
構成される。図９は抑制性グループの論理和結果１６ｂ
はインバータ２４を通し、興奮性グループの論理和結果
１６ａは直接、ＡＮＤゲート２５に入力させて論理積を
とり、ユニット出力２６とするようにしたものである。
図１０はＡＮＤゲート２５に代えて、ＯＲゲート２７を
用い、論理和をとるようにしたものである。

【００２７】また、請求項４，５，６記載の発明対応の
出力回路２３は例えば図１１に示すように構成される。
この方式は、まず、入力１２とは別個に設定された入力
２８とこの入力に付随させてメモリ２９も設け、この入
力２８とメモリ２９の内容との論理積をＡＮＤゲート３
０によりとる。そして、両方の論理和結果１６ａ，１６
ｂを排他的ＯＲゲート３１に入力させ、両者が不一致の
時にはＡＮＤゲート３２，ＯＲゲート３３による処理を
経て予め決められた結果１６ａ側をユニット出力２６と
して出力させる。一方、両者が一致する時には排他的Ｏ
Ｒゲート３１のインバータ３４により反転させた出力と
ＡＮＤゲート３０出力との論理積をＡＮＤゲート３５に
よりとり、ＯＲゲート３３を介してユニット出力２６と
して出力させる。或いは、一致する時には入力２８を直
接的にユニット出力２６として出力させるようにしても
よい。

【００２８】上述した説明は、神経細胞模倣ユニット
（回路ユニット）３６単体についてであるが、実際に機
能させるためには複数の神経細胞模倣ユニット３６を設
けてネットワークとする必要がある。このためには、例
えば図１２に示すように入力層、中間層、出力層（最終
出力層）というように階層型ネットワーク構造とし、あ
る神経細胞模倣ユニット３６の出力を次層の各神経細胞
模倣ユニット３６の入力に結合させる。そしてネットワ
ーク全体を同期させておけば、次々と同じ機能で計算す
ることが可能となる。

【００２９】ここに、入力１２のデータは一般にアナロ
グ値であることが多いので、これをパルス列に変換する
には、乱数発生機より乱数を発生させ、これと入力とを
比較し、その大小判定により「１」又は「０」を発生さ
せれば、所望の値が得られるものとなる。一方、ユニッ
ト出力２６もパルス列で出力されるが、これは、カウン
タ等を用いれば値を求めることができる。もっとも、用
途によっては、パルス列そのままで用いることも可能で
ある。

【００３０】しかして、本実施例ではこのような前提的
な構成において、各神経細胞模倣ユニット３６からのユ
ニット出力２６の処理を工夫したものである。前述した
ように、ユニット出力２６はパルス列で出力されるが、
本実施例ではこのパルス列を計数し、予め設定された所
定値Ｎに達するまでは、カウントＯＦＦ出力をこのネッ
トワークの出力とし、所定値Ｎに達した後はカウントＯ
Ｎ出力をネットワークの出力とするものである。例え
ば、Ｎ＝８、パルス列に対する計数値をｎとすると、図
１(ｂ)に示すようにｎ＝１〜８まではカウントＯＦＦ出
力をネットワーク出力とし、ｎ＝８（＝Ｎ）となった次
の基準クロックからはカウントＯＮ出力をネットワーク
出力とする。この例では、Ｎとｎとの比較により２種類
の出力状態を実現しているが、比較する値を増やして、
例えばＮ₁，Ｎ₂のようにし、３種以上の異なる出力状態
を実現するようにしてもよい。

【００３１】図１(ａ)はこのために各神経細胞模倣ユニ
ット３６のユニット出力２６を処理するための回路構成
を示し、まず、カウンタ３７とコンパレータ３８とを有
する計数比較回路３９が設けられている。カウンタ３７
はユニット出力２６のパルス列のパルス数を計数し、そ
の結果をバイナリ値としてコンパレータ３８に送出する
ものである。また、コンパレータ３８はメモリ４０に予
め設定登録された所定値Ｎとカウンタ３７から得られる
計数値ｎとを比較し、その大小に応じた出力を出すもの
である。この比較出力４１はｎ≦Ｎであれば、「０」と
され、ｎ＞Ｎであれば「１」を出力する。

【００３２】このコンパレータ３８の出力側には選択出
力回路４２が接続されている。ここに、選択出力回路４
２においては、まず、カウントＯＦＦ出力を格納したメ
モリ４３と、カウントＯＮ出力を格納したメモリ４４と
が用意されている。メモリ４３側はコンパレータ３８出
力が「０」の時に選択されるようにインバータ４５を伴
ってＡＮＤゲート４６に入力され、メモリ４４側はコン
パレータ３８出力が「１」の時に選択されるようにＡＮ
Ｄゲート４７に入力され、これらのＡＮＤゲート４６，
４７の出力がＯＲゲート４８に入力されている。このＯ
Ｒゲート４８からの出力４９が図１(ｂ)中の出力に相当
する。このＯＲゲート４８の出力をその神経細胞模倣ユ
ニット３６の最終出力５０としてもよい。又は、図示の
如く、このＯＲゲート４８からの出力４９とユニット出
力２６との論理積をＡＮＤゲート５１によりとり（或い
は、ＯＲゲートにより論理和をとるようにしてもよ
い）、その結果を最終出力５０とするようにしてもよ
い。或いは、メモリ４３，４４を省略し、コンパレータ
３８の出力４１とユニット出力２６とを論理演算して最
終出力５０としてもよい。さらには、コンパレータ３８
の出力４１をそのまま最終出力５０としてもよい。

【００３３】ここに、カウントＯＮ出力状態になった神
経細胞模倣ユニット３６は、カウンタ３７にリセット信
号５２を入力すれば、出力ＯＦＦ状態になり、新たなカ
ウントが開始される。よって、このリセット信号５２を
選択すれば様々な動作が可能となる。

【００３４】その一例を図１３により説明する。ここで
は、同図(ａ)に示すようにカウントＯＮ出力を一定時間
内で持続させるための持続回路５９が付加されている。
まず、コンパレータ３８からの比較出力４１のパルスを
計数するカウンタ５３が設けられ、ｎ₂ なるバイナリ値
５４に変換されてコンパレータ５５に出力される。この
コンパレータ５５はメモリ５６に予め設定格納された所
定値Ｎ₂ とこのバイナリ値５４なるｎ₂ とを比較する。
Ｎ₂ ≧ｎ₂ であれば「０」を、Ｎ₂ ＜ｎ₂ であれば
「１」を出力する。これを、カウンタ３７，５３にリセ
ット信号５２として入力させる。

【００３５】なお、カウンタ３７，５３のリセット信号
としては、ＯＲゲート５７により外部からの任意のリセ
ット信号５８と前記コンパレータ５５からの出力とのＯ
Ｒをとったものとしてもよい。

【００３６】これにより、図１３(ｂ)に示すような動作
制御が可能となる。まず、前述したように、神経細胞模
倣ユニット３６のユニット出力２６なるパルス列を計数
し、その計数値ｎ₁（図示の場合のｎに相当）が、予め
設定された所定値Ｎ₁（図１の場合のＮに相当）に達す
るまでは、カウントＯＦＦ出力をこのネットワークの出
力とし、所定値Ｎ₁ に達した後はカウントＯＮ出力をネ
ットワークの出力とする。例えば、Ｎ₁＝５、パルス列
に対する計数値をｎ₁とすると、図１３(ｂ)に示すよう
にｎ₁＝１〜５まではカウントＯＦＦ出力をネットワー
ク出力とし、ｎ₁＝５（＝Ｎ₁ ）となった次の基準クロ
ックからはカウントＯＮ出力をネットワーク出力とす
る。ここに、このカウントＯＮ出力状態は、予め設定さ
れたパルスＮ₂ 分の基準クロックが発生される時間内で
維持される。図１(ｂ)はＮ₂ ＝５の場合の動作例を示
し、カウントＯＮ出力が終了した後、出力層からのカウ
ントｎ₁ はリセットされ、再度カウントし始める。

【００３７】ところで、前述した説明は、ある一つの神
経細胞模倣ユニット３６の出力に対するものであるが、
機能発揮のために図１２に例示したようにネットワーク
構成した場合の、相互間の出力関係について説明する。
この場合、リセット信号５２に他の神経細胞模倣ユニッ
ト３６からの出力に依存した信号を使用すれば、様々な
動作が可能となる。

【００３８】これは、基本的には図１４に示すように、
各出力（カウントＯＮ・ＯＦＦ出力）は各々独立してい
るからである。また、各々のカウンタ３７のリセットは
外部からの信号により、全部のカウンタ３７に対して、
或いはグルーピングされたカウンタ３７に対してのみ行
われる。図１４は例えばある層の３つの出力Ａ，Ｂ，Ｃ
（出力２６に相当）の関係を示す。まず、タイミングＴ
１より各出力Ａ，Ｂ，Ｃのパルス数を計数し始め、出力
Ａの計数値ｎ_Aが最初に所定値Ｎに達した時、カウント
ＯＮ出力を出す。次に、出力Ｃの計数値ｎ_Cが所定値Ｎ
に達したらカウントＯＮ出力を出す。さらに、出力Ｂの
計数値ｎ_Bが所定値Ｎに達したらカウントＯＮ出力を出
す。このような動作において、各出力は独立しているた
め、カウントＯＮ出力状態のままである。カウンタ３７
のリセットはある一定時間間隔、或いは、ネットワーク
外部からの任意の入力により、図１４中にタイミングＴ
２、Ｔ３で示すように、ある層の全神経細胞模倣ユニッ
ト３６、或いはその出力層中でグルーピングされた神経
細胞模倣ユニット３６に対して行われる。即ち、計数値
のある値への設定は、カウンタ３７のリセット端子に入
力されるリセット信号５２により行われる図１５に、他
の神経細胞模倣ユニット３６からの出力に依存したリセ
ット信号５２を用いる一例を示す。まず、各出力層相互
間の出力関係について説明する。図１５(ｂ)は例えばあ
る層の３つの出力Ａ，Ｂ，Ｃ（出力２６に相当）の関係
を示す。まず、タイミングＴ４より各出力Ａ，Ｂ，Ｃの
パルス数を計数し始め、出力Ａの計数値ｎ_Aが最初に所
定値Ｎに達した時、カウントＯＮ出力を出す。次に、出
力Ｃの計数値ｎ_Cが所定値Ｎに達したらカウントＯＮ出
力を出すと同時に、出力ＡはカウントＯＦＦ出力にしそ
のカウンタ３７をリセットさせｎ_A＝０とする。次に、
出力Ｂの計数値ｎ_Bが所定値Ｎに達したら出力Ｂをカウ
ントＯＮ出力とし、同時に、出力ＣをカウントＯＦＦ出
力としてそのカウンタ３７をｎ_C＝０にリセットする。
このように、ある出力層の全ての神経細胞模倣ユニット
３６からのユニット出力２６或いはその出力層の内、グ
ルーピングされた神経細胞模倣ユニット３６からのユニ
ット出力２６の内、計数値が所定値Ｎに達した出力のみ
をカウントＯＮ出力の状態とし、それまでカウント出力
ＯＮ状態にあったものはカウントＯＦＦ状態にリセット
する。

【００３９】図１５(ａ)中に示すリセット回路６２はこ
のための出力変更回路である。まず、その出力層に位置
する他の神経細胞模倣ユニット３６中のコンパレータ３
８からの出力群４１_ALLを入力とするＯＲゲート６３が
設けられ（このため、自己のコンパレータ３８からの出
力４１は他のリセット回路中のＯＲゲートに出力群４１
_ALLの一つとして入力されている）、自己のコンパレー
タ３８からの出力４１とともに排他的ＯＲゲート６４に
入力され、さらに、ＡＮＤゲート６５に入力されてい
る。このＡＮＤゲート６５出力がカウンタ３７のリセッ
ト端子に接続されている。

【００４０】これにより、まず、自己のユニットにおい
て計数値ｎが所定値Ｎに達しコンパレータ３８から出力
４１が生じた時、ＡＮＤゲート６５待ちの待機状態とな
り、このような状態で他のあるユニットにおける計数値
ｎが所定値Ｎに達し出力群４１_ALLの何れかが「１」に
なると、この出力４１と一致することになり、排他的Ｏ
Ｒゲート６４からＡＮＤゲート６５に対する出力が
「１」となり、ＡＮＤゲート６５が開かれ、リセット信
号５２によりカウンタ３７がリセットされることにな
る。

【００４１】なお、図１５(ｂ)中にタイミングＴ５で示
すリセットは、前述したように、例えばネットワーク外
部からの任意の入力５８によりある出力層の全ての神経
細胞模倣ユニット３６或いはその出力層の内、グルーピ
ングされた神経細胞模倣ユニット３６をリセットさせる
例を示す。

【００４２】他の神経細胞模倣ユニット３６からの出力
に依存したリセット信号５２を用いる他例を図１６に示
す。本例は、ある出力層の複数の神経細胞模倣ユニット
３６相互の出力関係については、その出力層の内の全部
又はグルーピングされたものの内で、カウント値ｎが所
定値Ｎに最初に到達した神経細胞模倣ユニット３６のみ
をカウントＯＮ出力にし、残りの神経細胞模倣ユニット
３６では全てカウントＯＦＦ出力にするようにしたもの
である。これは、ある一定時間内又は外部からリセット
信号５２が入力されるまで維持される。図１６(ｂ)はそ
の様子を示すものである。タイミングＴ６より各出力
Ａ，Ｂ，Ｃのパルス数を計数し始め、出力Ａの計数値ｎ
_Aが最初に所定値Ｎに達した時（タイミングＴ６）、カ
ウントＯＮ出力を出す。ある一定時間間隔或いは外部か
らリセット信号５２が入力されるタイミングＴ８までこ
の状態が維持される。リセット信号５２が入力される
と、各カウンタ３７がリセットされ、新たにカウントし
始める。

【００４３】図１６(ａ)はこのような機能を実現させる
ための回路構成を示し、ある出力層の内で、全部又はグ
ルーピングされた神経細胞模倣ユニット３６に付随する
コンパレータ３８からの出力群４１_ALLを入力とするＯ
Ｒゲート６６を有するゲート回路６７が、全部又はグル
ーピングされたものに対して最低１つ設けられている。
このようなゲート回路６７による出力６８と自己のコン
パレータ３８からの出力４１とを入力とする排他的ＯＲ
ゲート６９と、この排他的ＯＲゲート６９出力とリセッ
ト信号５８とを入力とするＯＲゲート５７とによる出力
変更回路となるゲート回路７０が設けられている。

【００４４】このような構成において、コンパレータ３
８からの出力４１とゲート回路６７からの出力６８とが
ともに「１」又は「０」で一致する時には、排他的ＯＲ
ゲート６９の出力が「０」であるので、カウンタ３７に
リセットがかからずカウントが続けられる。このため、
コンパレータ３８の出力４１が「１」の時には常にカウ
ントＯＮ出力が出力され続ける。一方、このコンパレー
タ３８の出力４１が「０」で他の神経細胞模倣ユニット
３６中の一つでもそのカウントがカウントＯＮ出力にな
ると一致せず排他的ＯＲゲート５６の出力が「１」とな
るので、カウンタ３７は強制的にリセットされカウント
ＯＦＦ出力が出され続け、リセット信号５８が入力され
るまでこの状態が維持される。

【００４５】ところで、上述したように信号をパルス密
度で表現し処理する手法は、実際の回路のみならず、計
算機上でシミュレートする場合にも有用である。即ち、
計算機上では演算は直列的に行われるが、アナログ値を
用いて計算するのに比べ、「０」「１」の２値の論理演
算のみであるので、計算スピードが著しく向上する。ま
た、一般に実数値の四則演算は、１回の計算に多くのマ
シンサイクルを必要とするが、論理計算では少なくて済
む。さらには、論理演算のみであると、高速処理向けの
低水準言語が使用しやすいメリットもある。

【００４６】なお、上述した処理を実現するための構成
として、その全てを回路化する必要はなく、一部又は全
部をソフトウエアにより行わせるようにしてもよい。ま
た、回路構成も例示したものに限らず、論理が等価な別
の回路に置換えてもよく、或いは上述した論理を負論理
に置換えたものでもよい。

【００４７】

【発明の効果】本発明は、上述したように構成したの
で、請求項１ないし６記載の発明によれば、各ユニット
回路の出力回路から得られる出力について、計数比較回
路で計数して予め設定された所定値と比較し、比較結果
に応じて選択出力回路により異なる情報を出力するよう
にしたので、出力がパルス数、即ちパルスの強度に比例
し、かつ、カウントによるため時間に依存したものとな
り、パルス密度として扱うものに限定されず、より汎用
性及び処理能力の高いデジタル信号出力が得られるもの
となり、また、カウンタのリセット信号を適宜選ぶこと
ができるため、ネットワーク構成した場合に様々な動作
を行なわせ得るものとなり、同様に、請求項７記載の発
明のように出力変更回路により自己の出力と他の回路ユ
ニットの出力との比較により自己の出力を変更させるこ
とによっても、ネットワーク構成した場合に種々な動作
を行なわせ得るものとなる。

【図面の簡単な説明】

【図１】請求項１ないし６記載の発明の要旨を示すもの
で、(ａ)は回路図、(ｂ)はタイミングチャートである。

【図２】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図３】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図４】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図５】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図６】請求項１，４記載の発明対応の構成を示す回路
図である。

【図７】請求項２，５記載の発明対応の構成を示す回路
図である。

【図８】請求項３，６記載の発明対応の構成を示す回路
図である。

【図９】請求項１，２，３記載の発明対応の出力回路の
構成の一例を示す回路図である。

【図１０】請求項１，２，３記載の発明対応の出力回路
の構成の他例を示す回路図である。

【図１１】請求項４，５，６記載の発明対応の出力回路
の構成の一例を示す回路図である。

【図１２】ネットワーク構成を示す概念図である。

【図１３】変形例を示すもので、(ａ)は回路図、(ｂ)は
タイミングチャートである。

【図１４】タイミングチャートである。

【図１５】請求項７記載の発明の一例を示すもので、
(ａ)は回路図、(ｂ)はタイミングチャートである。

【図１６】請求項７記載の発明の他例を示すもので、
(ａ)は回路図、(ｂ)はタイミングチャートである。

【図１７】従来例を示す回路図である。

【図１８】従来例を示す回路図である。

【符号の説明】

１２入力１３メモリ１４論理積回路１５論理和回路１６論理和出力１７第２メモリ１９第１メモリ２０第２メモリ２１第１論理積回路２２第２論理積回路２３出力回路２８外部入力２９メモリ３６回路ユニット３９計数比較回路４２選択出力回路６２，７０出力変更回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者古田俊之東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者北口貴史東京都大田区中馬込１丁目３番６号株式会社リコー内

Claims

【特許請求の範囲】

【請求項１】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けたメモリと、これらの
メモリからメモリ内容を順次読出す読出し手段と、メモ
リから順次読出されたメモリ内容と入力情報との論理積
を入力毎に演算する論理積回路と、論理積回路により得
られたこれらの論理積結果について予め入力毎に設定さ
れた２つの組別に全入力分の論理和を演算する論理和回
路と、これらの論理和回路により得られた２組の論理和
結果同士を論理演算して出力する出力回路と、この出力
回路から得られた出力を計数するカウンタを有して予め
設定された所定値と比較する計数比較回路と、比較結果
に応じて異なる情報を出力する選択出力回路とを有する
回路ユニットを複数個設け、これらの回路ユニットの出
力を他の回路ユニット又は自己の回路ユニットの入力側
に結合させて階層型網状に接続したことを特徴とする信
号処理回路網。
【請求項２】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けた第１メモリと第２メ
モリと、これらのメモリからメモリ内容を順次読出す読
出し手段と、第１メモリから順次読出されたメモリ内容
と入力情報との論理積を入力毎に演算する論理積回路
と、論理積回路により得られたこれらの論理積結果につ
いて前記第２メモリの内容別に全入力分の論理和を演算
する論理和回路と、これらの論理和回路により得られた
内容別の論理和結果同士を論理演算して出力する出力回
路と、この出力回路から得られた出力を計数するカウン
タを有して予め設定された所定値と比較する計数比較回
路と、比較結果に応じて異なる情報を出力する選択出力
回路とを有する回路ユニットを複数個設け、これらの回
路ユニットの出力を他の回路ユニット又は自己の回路ユ
ニットの入力側に結合させて階層型網状に接続したこと
を特徴とする信号処理回路網。
【請求項３】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けた第１メモリと第２メ
モリと、これらのメモリからメモリ内容を順次読出す読
出し手段と、第１メモリから順次読出されたメモリ内容
と入力情報との論理積を入力毎に演算する第１論理積回
路と、第１論理積回路により得られたこれらの論理積結
果について全入力分の論理和を演算する第１論理和回路
と、第２メモリから順次読出されたメモリ内容と入力情
報との論理積を入力毎に演算する第２論理積回路と、第
２論理積回路により得られたこれらの論理積結果につい
て全入力分の論理和を演算する第２論理和回路と、これ
らの論理和回路により得られた２組の論理和結果同士を
論理演算して出力する出力回路と、この出力回路から得
られた出力を計数するカウンタを有して予め設定された
所定値と比較する計数比較回路と、比較結果に応じて異
なる情報を出力する選択出力回路とを有する回路ユニッ
トを複数個設け、これらの回路ユニットの出力を他の回
路ユニット又は自己の回路ユニットの入力側に結合させ
て階層型網状に接続したことを特徴とする信号処理回路
網。
【請求項４】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けたメモリと、これらの
メモリからメモリ内容を順次読出す読出し手段と、メモ
リから順次読出されたメモリ内容と入力情報との論理積
を入力毎に演算する論理積回路と、論理積回路により得
られたこれらの論理積結果について予め入力毎に設定さ
れた２つの組別に全入力分の論理和を演算する論理和回
路と、これらの論理和回路により得られた２組の論理和
結果が不一致の時には予め決められたほうの組の論理和
結果を出力し、一致する時には前記入力と別の外部入力
又はこの外部入力に付随して設けた別のメモリ内容とこ
の外部入力との論理積結果を出力する出力回路と、この
出力回路から得られた出力を計数するカウンタを有して
予め設定された所定値と比較する計数比較回路と、比較
結果に応じて異なる情報を出力する選択出力回路とを有
する回路ユニットを複数個設け、これらの回路ユニット
の出力を他の回路ユニット又は自己の回路ユニットの入
力側に結合させて階層型網状に接続したことを特徴とす
る信号処理回路網。
【請求項５】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けた第１メモリと第２メ
モリと、これらのメモリからメモリ内容を順次読出す読
出し手段と、第１メモリから順次読出されたメモリ内容
と入力情報との論理積を入力毎に演算する論理積回路
と、論理積回路により得られたこれらの論理積結果につ
いて前記第２メモリの内容別に全入力分の論理和を演算
する論理和回路と、これらの論理和回路により得られた
これらの論理和結果が不一致の時には予め決められたほ
うの論理和結果を出力し、一致する時には前記入力と別
の外部入力又はこの外部入力に付随して設けた別のメモ
リ内容とこの外部入力との論理積結果を出力する出力回
路と、この出力回路から得られた出力を計数するカウン
タを有して予め設定された所定値と比較する計数比較回
路と、比較結果に応じて異なる情報を出力する選択出力
回路とを有する回路ユニットを複数個設け、これらの回
路ユニットの出力を他の回路ユニット又は自己の回路ユ
ニットの入力側に結合させて階層型網状に接続したこと
を特徴とする信号処理回路網。
【請求項６】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けた第１メモリと第２メ
モリと、これらのメモリからメモリ内容を順次読出す読
出し手段と、第１メモリから順次読出されたメモリ内容
と入力情報との論理積を入力毎に演算する第１論理積回
路と、第１論理積回路により得られたこれらの論理積結
果について全入力分の論理和を演算する第１論理和回路
と、第２メモリから順次読出されたメモリ内容と入力情
報との論理積を入力毎に演算する第２論理積回路と、第
２論理積回路により得られたこれらの論理積結果につい
て全入力分の論理和を演算する第２論理和回路と、これ
らの論理和回路により得られた２組の論理和結果が不一
致の時には予め決められたほうの組の論理和結果を出力
し、一致する時には前記入力と別の外部入力又はこの外
部入力に付随して設けた別のメモリ内容とこの外部入力
との論理積結果を出力する出力回路と、この出力回路か
ら得られた出力を計数するカウンタを有して予め設定さ
れた所定値と比較する計数比較回路と、比較結果に応じ
て異なる情報を出力する選択出力回路とを有する回路ユ
ニットを複数個設け、これらの回路ユニットの出力を他
の回路ユニット又は自己の回路ユニットの入力側に結合
させて階層型網状に接続したことを特徴とする信号処理
回路網。
【請求項７】自己の回路ユニットの出力と他の回路ユ
ニットの出力との比較により自己の出力を変更させる出
力変更回路を設けたことを特徴とする請求項１，２，
３，４，５又は６記載の信号処理回路網。