JPH02116082A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02116082A JPH02116082A JP63267388A JP26738888A JPH02116082A JP H02116082 A JPH02116082 A JP H02116082A JP 63267388 A JP63267388 A JP 63267388A JP 26738888 A JP26738888 A JP 26738888A JP H02116082 A JPH02116082 A JP H02116082A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は半導体記憶装置に関し、特に電源電圧の電位
変化に対し、最適な回路動作が保証できる半導体記憶装
置に関するものである。
変化に対し、最適な回路動作が保証できる半導体記憶装
置に関するものである。
第６図は従来のＤＲＡＭの読出し部の全体の概略構成を
示すブロック図である。
示すブロック図である。
第６図に示すように、ＤＲＡＭは、メモリセルアレイＭ
Ａ、アドレスバッファＡＢ、ＸデコーダＡＤＸ、Ｙデコ
ーダＡＤＹ、センスアンプ・入出力回路８１及び出力バ
ッファ回路ＯＢから構成されている。メモリセルアレイ
ＭＡは情報を記憶するためのメモリセルが複数個行およ
び列状に配列されたものであり、アドレスバッファＡＢ
は外部から与えられる外部アドレス信号Ａを受けて内部
アドレス信号ａを発生するものである。ＸデコーダＡＤ
ＸはアドレスバッファＡＢから与えられる内部アドレス
信号ａをデコードして、対応′するメモリセルアレイＭ
Ａの行を選択する。ＹデコーダＡＤＹはアドレスバッフ
ァＡＢから与えられる内部列アドレス信号ａをデコード
してメモリセルアレイＭＡの対応する列を選択するもの
である。
Ａ、アドレスバッファＡＢ、ＸデコーダＡＤＸ、Ｙデコ
ーダＡＤＹ、センスアンプ・入出力回路８１及び出力バ
ッファ回路ＯＢから構成されている。メモリセルアレイ
ＭＡは情報を記憶するためのメモリセルが複数個行およ
び列状に配列されたものであり、アドレスバッファＡＢ
は外部から与えられる外部アドレス信号Ａを受けて内部
アドレス信号ａを発生するものである。ＸデコーダＡＤ
ＸはアドレスバッファＡＢから与えられる内部アドレス
信号ａをデコードして、対応′するメモリセルアレイＭ
Ａの行を選択する。ＹデコーダＡＤＹはアドレスバッフ
ァＡＢから与えられる内部列アドレス信号ａをデコード
してメモリセルアレイＭＡの対応する列を選択するもの
である。
センスアンプ・入出力回路８１はメモリセルアレイＭＡ
の選択されたメモリセルが記憶している情報を検知して
増幅し、ＹデコーダＡＤＹからの信号に応じて、その情
報を読出しデータＤＲとして出力バッファ回路ＯＢへ出
力する。出力バッファ回路０８は読出しデータＤＲを受
けて、外部へ出力データＤ。Ｕｌを出力する。さらに、
ＤＲＡＭの各種動作のタイミングを制御するための制御
信号を発生する制御信号発生系ＣＧが周辺回路として設
けられる。
の選択されたメモリセルが記憶している情報を検知して
増幅し、ＹデコーダＡＤＹからの信号に応じて、その情
報を読出しデータＤＲとして出力バッファ回路ＯＢへ出
力する。出力バッファ回路０８は読出しデータＤＲを受
けて、外部へ出力データＤ。Ｕｌを出力する。さらに、
ＤＲＡＭの各種動作のタイミングを制御するための制御
信号を発生する制御信号発生系ＣＧが周辺回路として設
けられる。
第７図は第６図に示したメモリセルアレイ部の概略の構
成を示す図である。
成を示す図である。
第７図に示すように、メモリセルアレイＭＡは、メモリ
セル１．プリチャージ／イコライズ回路（以下、ｒＰ／
Ｅ回路」という。）２．複数のワード線ＷＬ１．ＷＬ２
．−ＷＬｎ （以下、総称する場合ｒＷＬＪという。）
および複数のビット線ＢＬＯ，ＢＬＯ，ＢＬ１．ＢＬＩ
、 ・、ＢＬｍ。
セル１．プリチャージ／イコライズ回路（以下、ｒＰ／
Ｅ回路」という。）２．複数のワード線ＷＬ１．ＷＬ２
．−ＷＬｎ （以下、総称する場合ｒＷＬＪという。）
および複数のビット線ＢＬＯ，ＢＬＯ，ＢＬ１．ＢＬＩ
、 ・、ＢＬｍ。
ＢＬｍ（以下、総称する場合、「ＢＬ」という、）を含
む。ワード線ＷＬ１．・・・、ＷＬｎのそれぞれにはメ
モリセルの１行が接続される。ビット線ＢＬは折返しビ
ット線を構成し、２本のビット線が１対のビット線対Ｂ
Ｐ（ビット線対の総称）を構成する。すなわち、ビット
線ＢＬＯ，ＢＬＯがビット線対ＢＰＯを構成し、ビット
線ＢＬ１．ＢＬ１がビット線対ＢＰ１を構成し、以下同
様にして、ビット線ＢＬｍ、ＢＬｍがビット線対ＢＰｍ
を構成している。
む。ワード線ＷＬ１．・・・、ＷＬｎのそれぞれにはメ
モリセルの１行が接続される。ビット線ＢＬは折返しビ
ット線を構成し、２本のビット線が１対のビット線対Ｂ
Ｐ（ビット線対の総称）を構成する。すなわち、ビット
線ＢＬＯ，ＢＬＯがビット線対ＢＰＯを構成し、ビット
線ＢＬ１．ＢＬ１がビット線対ＢＰ１を構成し、以下同
様にして、ビット線ＢＬｍ、ＢＬｍがビット線対ＢＰｍ
を構成している。
ｍと１本おきのワードＩ！ＷＬにメモリセル１がそれぞ
れ接続される。すなわち、ビット線対ＢＰのいずれかの
ビット線８ｍと１本のワード線ＷＬとの交点にメモリセ
ル１が接続される構成となっている。各ビット線対ＢＰ
には各ビット線対ＢＰの電位を平衡化しかつ所定の電位
Ｖ、にプリチャージするためのＰ／Ｅ回路２が設けられ
ている。また、各ビット線対ＢＰには、１つのセンスア
ンプ５０が設けられる。このセンスアンプ５０は、信号
線３０．４０上に伝達される信号φ 、φ にＢ 応答して活性化され、該ビット線対ＢＰの電位差を検知
して差動的に増幅する。各ビット線対ＢＰは、Ｙデコー
ダＡＤＹからのアドレスデコード信＝ＡＯＯ〜ＡＤｍに
応じて選択的にデータ入出力バスＩ１０．Ｉ１０に接続
される。すなわち、ビット線ＢＬＯ，ＢＬＯはそれぞれ
トランスファゲートＴｏ、Ｔｏ’を介してデータ入出力
バスＩ１０、Ｉｌｏに接続される。
れ接続される。すなわち、ビット線対ＢＰのいずれかの
ビット線８ｍと１本のワード線ＷＬとの交点にメモリセ
ル１が接続される構成となっている。各ビット線対ＢＰ
には各ビット線対ＢＰの電位を平衡化しかつ所定の電位
Ｖ、にプリチャージするためのＰ／Ｅ回路２が設けられ
ている。また、各ビット線対ＢＰには、１つのセンスア
ンプ５０が設けられる。このセンスアンプ５０は、信号
線３０．４０上に伝達される信号φ 、φ にＢ 応答して活性化され、該ビット線対ＢＰの電位差を検知
して差動的に増幅する。各ビット線対ＢＰは、Ｙデコー
ダＡＤＹからのアドレスデコード信＝ＡＯＯ〜ＡＤｍに
応じて選択的にデータ入出力バスＩ１０．Ｉ１０に接続
される。すなわち、ビット線ＢＬＯ，ＢＬＯはそれぞれ
トランスファゲートＴｏ、Ｔｏ’を介してデータ入出力
バスＩ１０、Ｉｌｏに接続される。
同様にして、ビット線ＢＬＩ、ＢＬＩはそれぞれトラン
スファゲートＴ１．ＴＩ’ を介してデータ入出力バス
Ｉ１０．Ｉ１０に接続され、ビット線ＢＬｍ、ＢＬｍは
それぞれトランスファゲートＴｍ、Ｔｍ’を介してデー
タ入出力バスＩ１０゜Ｉｌｏに接続される。各トランス
ファゲートＴＯ１Ｔｏ’ 、・・・、７ｍ、 Ｔｍ’の
ゲートにはＹデコーダＡＤＹからのアドレスデコード信
号ＡＤＯ〜Ａ［）ｍが伝達される。これによって、１つ
のビット線対ＢＰがデータ入出力バスＩ１０．Ｉ１０に
接続されることになる。
スファゲートＴ１．ＴＩ’ を介してデータ入出力バス
Ｉ１０．Ｉ１０に接続され、ビット線ＢＬｍ、ＢＬｍは
それぞれトランスファゲートＴｍ、Ｔｍ’を介してデー
タ入出力バスＩ１０゜Ｉｌｏに接続される。各トランス
ファゲートＴＯ１Ｔｏ’ 、・・・、７ｍ、 Ｔｍ’の
ゲートにはＹデコーダＡＤＹからのアドレスデコード信
号ＡＤＯ〜Ａ［）ｍが伝達される。これによって、１つ
のビット線対ＢＰがデータ入出力バスＩ１０．Ｉ１０に
接続されることになる。
第８図は、第６図で示した出力バッフ７回路ＯＢの詳細
を示す回路構成図である。なお、第８図は図面の簡略化
のため、１つの出カバソファ回路ＯＢと、これに接続さ
れる１対のデータ入出力バスＩ１０．Ｉ１０を示してい
るが、実際には複数の出力バッファ回路に対し、それぞ
れ１対のデータ入出力バスが設けられている。
を示す回路構成図である。なお、第８図は図面の簡略化
のため、１つの出カバソファ回路ＯＢと、これに接続さ
れる１対のデータ入出力バスＩ１０．Ｉ１０を示してい
るが、実際には複数の出力バッファ回路に対し、それぞ
れ１対のデータ入出力バスが設けられている。
同図において、３はカレントミラー型増幅回路であり、
内部の１対のデータ入出力線ＯＬ、ＯＬがデータ入出力
バスＩ１０．Ｉ１０にそれぞれ接続されている。このデ
ータ入出力線ＤＬ、ＤＬがそれぞれｒ＋ｌ！ＭＯＳトラ
ンジスタ（以下、ｒｎＭＯ８ＴＪという。）Ｑｌ、Ｑ２
のゲートに接続される。ｎＭＯ８ＴＱ１のドレインはｐ
型ＭＯＳトランジスタ（以下、ｒＯＭＯ８丁」という。
内部の１対のデータ入出力線ＯＬ、ＯＬがデータ入出力
バスＩ１０．Ｉ１０にそれぞれ接続されている。このデ
ータ入出力線ＤＬ、ＤＬがそれぞれｒ＋ｌ！ＭＯＳトラ
ンジスタ（以下、ｒｎＭＯ８ＴＪという。）Ｑｌ、Ｑ２
のゲートに接続される。ｎＭＯ８ＴＱ１のドレインはｐ
型ＭＯＳトランジスタ（以下、ｒＯＭＯ８丁」という。
）Ｑ３のドレインに接続され、ソースはｎＭＯ８ＴＱ５
のドレインに接続される。一方、ｎＭＯ８Ｑ２のドレイ
ンはｐＭＯ８ＴＱ４のドレイン・ゲートに接続され、ソ
ースはｎＭＯ８ＴＱ５のドレインに接続される。
のドレインに接続される。一方、ｎＭＯ８Ｑ２のドレイ
ンはｐＭＯ８ＴＱ４のドレイン・ゲートに接続され、ソ
ースはｎＭＯ８ＴＱ５のドレインに接続される。
ｐＭＯ３ＴＱ３．Ｑ４のソースがそれぞれ電源に接続さ
れるとともに、互いのゲートが共通接続される。また、
ｎＭＯ８ＴＱ５のソースは接地され、ゲートにセンスア
ップ活性化信号φ、が印加される。
れるとともに、互いのゲートが共通接続される。また、
ｎＭＯ８ＴＱ５のソースは接地され、ゲートにセンスア
ップ活性化信号φ、が印加される。
このカレントミラー型増幅回路３は、データ入出力線Ｏ
Ｌ、、ＤＬ間の電位差を増幅して、ｎＭ。
Ｌ、、ＤＬ間の電位差を増幅して、ｎＭ。
５ＴＱＩのドレイン、ｐＭＯ８ＴＱ３のドレイン間のノ
ードＮ１の電位ＶＮ１とｎＭＯ８ＴＱ２のドレイン、ｐ
ＭＯ８ＴＱ４のドレイン間のノードＮ２の電位ＶＮ２を
設定している。
ードＮ１の電位ＶＮ１とｎＭＯ８ＴＱ２のドレイン、ｐ
ＭＯ８ＴＱ４のドレイン間のノードＮ２の電位ＶＮ２を
設定している。
出力ドライバ４はカレントミラー型増幅回路３内のノー
ドＮｌ、Ｎ２に接続されており、ノードＮ１．Ｎ２の電
位差より出力データＤ。Ｕｌを出力している。以上が出
力バッファ回路ＯＢである。
ドＮｌ、Ｎ２に接続されており、ノードＮ１．Ｎ２の電
位差より出力データＤ。Ｕｌを出力している。以上が出
力バッファ回路ＯＢである。
また、データ入出力バスＩ１０．Ｉ１０には、それぞれ
ｎＭＯ８ＴＱ６．Ｑ７のソースが接続される。これらの
ｎＭＯ８ＴＱ６．Ｑ７は共にドレイン・ゲート共通であ
り、各ドレインが電源ＶＣＣに共通接続されている。こ
れらのｎＭＯ８ＴＱ６゜Ｑ７がオンすると、データ入出
ノ〕バスＩ１０．Ｉ１０は、（Ｖ −Ｖ ）（Ｖ、
ＮｕｎＭＯ８Ｔの閾ＣＣＴＮ 値電圧）に充電される。
ｎＭＯ８ＴＱ６．Ｑ７のソースが接続される。これらの
ｎＭＯ８ＴＱ６．Ｑ７は共にドレイン・ゲート共通であ
り、各ドレインが電源ＶＣＣに共通接続されている。こ
れらのｎＭＯ８ＴＱ６゜Ｑ７がオンすると、データ入出
ノ〕バスＩ１０．Ｉ１０は、（Ｖ −Ｖ ）（Ｖ、
ＮｕｎＭＯ８Ｔの閾ＣＣＴＮ 値電圧）に充電される。
なお、データ入出力バスＩ１０．Ｉ１０を（Ｖ。。−■
０、）に充電するのは、電源電圧ｖｃｃよりｎＭＯ８Ｔ
の閾値電圧ｖ１−低い電圧を、カレントミラー型増幅回
路３内のｎＭＯ８ＴＱ１．０２のゲートに与え、このカ
レントミラー型増幅回路３の感度（増幅度）を上げ、出
力バッファ回路ＯＢの動作を最適な状態にするためであ
る。
０、）に充電するのは、電源電圧ｖｃｃよりｎＭＯ８Ｔ
の閾値電圧ｖ１−低い電圧を、カレントミラー型増幅回
路３内のｎＭＯ８ＴＱ１．０２のゲートに与え、このカ
レントミラー型増幅回路３の感度（増幅度）を上げ、出
力バッファ回路ＯＢの動作を最適な状態にするためであ
る。
以下、第６図〜第８図を参照しつつ、このＤＲＡＭの読
出し動作の説明をする。まずＸデコーダＡＤＸによりワ
ードＩＷＬが選択されると、選択されたワード線ＷＬに
接続されたメモリセル１の情報が、全ビット線対Ｂ、Ｐ
に取出される。そして、センスアンプ５０がピット線対
ＢＰ間の電位差を増幅し、ビット線対８Ｐの一方をＨ”
（ｖＣｃ）、他方を“Ｌ″（接地レベル）に電位設定す
る。
出し動作の説明をする。まずＸデコーダＡＤＸによりワ
ードＩＷＬが選択されると、選択されたワード線ＷＬに
接続されたメモリセル１の情報が、全ビット線対Ｂ、Ｐ
に取出される。そして、センスアンプ５０がピット線対
ＢＰ間の電位差を増幅し、ビット線対８Ｐの一方をＨ”
（ｖＣｃ）、他方を“Ｌ″（接地レベル）に電位設定す
る。
次に、ＹデコーダＡＤＹにより、アドレスデコード信号
ＡＤＯ〜ＡＤｍの１つを活性化し、トランスファゲート
Ｔｏ、ＴＯ’ 〜Ｔｍ、Ｔｍ”の１組がオンする。その
結果、オンしたトランスファゲートに接続されたビット
線対ＢＰとデータ入出力バスＩ１０．Ｉ１０がつながる
。
ＡＤＯ〜ＡＤｍの１つを活性化し、トランスファゲート
Ｔｏ、ＴＯ’ 〜Ｔｍ、Ｔｍ”の１組がオンする。その
結果、オンしたトランスファゲートに接続されたビット
線対ＢＰとデータ入出力バスＩ１０．Ｉ１０がつながる
。
その結果、（■ｏｏ−ＶＴＮ）に充電されていたデータ
入出力バスＩ１０．Ｉ１０のうち、“Ｌ”レベルのビッ
ト線８ｍにつながった、データ入出力バスの電位が低下
する。
入出力バスＩ１０．Ｉ１０のうち、“Ｌ”レベルのビッ
ト線８ｍにつながった、データ入出力バスの電位が低下
する。
一方、“Ｈ”レベルのビットｌ１ＢＬにつながったデー
タ入出力バスの電位は低下せず（Ｖｏｏ−ＶＴＮ）を維
持する。
タ入出力バスの電位は低下せず（Ｖｏｏ−ＶＴＮ）を維
持する。
このデータ入出力バス１１０．１１０間の電位差をカレ
ントミラー型増幅回路３により増幅し、その増幅結果に
基づき出力ドライバ４によりデータ出力り。ｕｔが出力
される。以上が読出し動作である。
ントミラー型増幅回路３により増幅し、その増幅結果に
基づき出力ドライバ４によりデータ出力り。ｕｔが出力
される。以上が読出し動作である。
従来のＤＲＡＭは以上のように構成へれており、出力バ
ッファ回路ＯＢの回路動作を最適にするため、データ入
出力バスＩ１０．Ｉ１０の電位を（Ｖ 、ｏ−Ｖ Ｔ、
）に充電していた。
ッファ回路ＯＢの回路動作を最適にするため、データ入
出力バスＩ１０．Ｉ１０の電位を（Ｖ 、ｏ−Ｖ Ｔ、
）に充電していた。
ところで、一般に集積回路は電源電圧の変動に対する動
作の保証が要求されており、電源電圧が±１０％程度の
範囲で変動しても、最適な状態で回路動作が行われるよ
うに、回路設計する必要がある。
作の保証が要求されており、電源電圧が±１０％程度の
範囲で変動しても、最適な状態で回路動作が行われるよ
うに、回路設計する必要がある。
第９図は、電源電圧Ｖ。０の変動に対するデータ入出力
バスＩ１０．Ｉ１０の電位ｖ１ｏ（以下、「入出力電位
ｖＩｏ」という。）変動を示したグラフである。
バスＩ１０．Ｉ１０の電位ｖ１ｏ（以下、「入出力電位
ｖＩｏ」という。）変動を示したグラフである。
同図において、ＶＣＣＩは正規の電源電位、ｖＣｃ２は
Ｖ。ｏｌよりΔＶ上稈した電位を示している。
Ｖ。ｏｌよりΔＶ上稈した電位を示している。
同図に示すように、時刻ｔ 〜ｔ１間は、電源電圧Ｖ
ｃｏハＶ ｃａｔ テあるため、ｎＭＯ８ＴＱ６．０７
（第８図参照）がオン状態であり入出力電位Ｖ１ｏは（
ｖＣＣＩ ”−ｖＴＮ）に設定される。
ｃｏハＶ ｃａｔ テあるため、ｎＭＯ８ＴＱ６．０７
（第８図参照）がオン状態であり入出力電位Ｖ１ｏは（
ｖＣＣＩ ”−ｖＴＮ）に設定される。
そして、時刻ｔ から時刻ｔ２にかけて、電源電圧Ｖ。
０が■。Ｑ２に上昇する。この間もｎＭＯ８ＴＱ６．Ｑ
７がオン状態であるため、電源電圧■。。に追随して入
出力電位■１ｏも上昇し、最終的に（Ｖ −ＶＴ−
に設定される。以降電源電圧ＶＣ２ ｃｏが電位Ｖ。Ｑ２を維持する時刻ｔ３まで、ｎＭ。
７がオン状態であるため、電源電圧■。。に追随して入
出力電位■１ｏも上昇し、最終的に（Ｖ −ＶＴ−
に設定される。以降電源電圧ＶＣ２ ｃｏが電位Ｖ。Ｑ２を維持する時刻ｔ３まで、ｎＭ。
５ＴＱ６．Ｑ７がオン状態であるため、入出力電位■
も（Ｖ−Ｖ）に設定される。
も（Ｖ−Ｖ）に設定される。
１０ ＣＣ２７Ｎ
時刻ｔ３から時間Δｔ１経過後の時刻ｔ４にかけて、電
源電圧■。０がＶ。ｏｌに低下する。しかしながら、ｎ
ＭＯ８ＴＱ６．Ｑ７は電源ｖｃｃ側を７ノードとしたダ
イオード接続とされているため、ｎＭＯ８ＴＱ６．Ｑ７
がオフ状態となる。その結果、データ入出力バスＩ１０
．Ｉ１０から電源■。。にかけて電流が流れず、電源電
圧Ｖ。０の電位低下に追随して、入出力電位■１ｏは低
下しない。
源電圧■。０がＶ。ｏｌに低下する。しかしながら、ｎ
ＭＯ８ＴＱ６．Ｑ７は電源ｖｃｃ側を７ノードとしたダ
イオード接続とされているため、ｎＭＯ８ＴＱ６．Ｑ７
がオフ状態となる。その結果、データ入出力バスＩ１０
．Ｉ１０から電源■。。にかけて電流が流れず、電源電
圧Ｖ。０の電位低下に追随して、入出力電位■１ｏは低
下しない。
その結果、入出力電位■１ｏはｎＭＯ８ＴＱ６゜Ｑ７あ
るいはデータ入出力バスＩ１０．Ｉ１０に寄生するもれ
抵抗（ＰＮ接合部の逆方向抵抗）を通して徐々に放電さ
れながら、ゆるやかに低下し、時刻ｔ４より時間Δｔ２
遅れた時刻ｔ５に（ＶｃｃＩ ＶＴＮ）に達する。こ
の時間Δｔ２は回路動作にとって無視できない長さであ
る。
るいはデータ入出力バスＩ１０．Ｉ１０に寄生するもれ
抵抗（ＰＮ接合部の逆方向抵抗）を通して徐々に放電さ
れながら、ゆるやかに低下し、時刻ｔ４より時間Δｔ２
遅れた時刻ｔ５に（ＶｃｃＩ ＶＴＮ）に達する。こ
の時間Δｔ２は回路動作にとって無視できない長さであ
る。
このように、電源電圧■。０が正規の電源電位Ｖ。。１
より一旦上昇し、再びＶ。ｏｌに回復した場合、入出力
電位ｖ１ｏの回復はかなり遅れてしまう（第９図では時
間Δｔ２）。その結果、時刻ｔ３〜ｔ５にかけて、入出
力電位■ が（Ｖ ｏ、−Ｖ□ｉよＯ り高く設定されてしまうため、カレントミラー型増幅回
路３の増幅度が悪くなり、ひいては出力バッファ回路Ｏ
Ｂの最適な動作が保証されなくなる問題点があった。
より一旦上昇し、再びＶ。ｏｌに回復した場合、入出力
電位ｖ１ｏの回復はかなり遅れてしまう（第９図では時
間Δｔ２）。その結果、時刻ｔ３〜ｔ５にかけて、入出
力電位■ が（Ｖ ｏ、−Ｖ□ｉよＯ り高く設定されてしまうため、カレントミラー型増幅回
路３の増幅度が悪くなり、ひいては出力バッファ回路Ｏ
Ｂの最適な動作が保証されなくなる問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、電源電圧が変動しても、最適条件で回路動作
が行われる半導体記憶装置を得ることを目的とする。
たもので、電源電圧が変動しても、最適条件で回路動作
が行われる半導体記憶装置を得ることを目的とする。
この発明にかかる半導体記憶装置は、メモリセルと情報
の授受を行うデータ線対と、前記データ線対に接続され
、前記データ線対の電位差を増幅して読出しデータを出
力するデータ出力回路と、一方電極が第１の電源に、他
方電極が前記データ線対に接続された第１の導電型の第
１のトランジスタを含み、この第１のトランジスタがオ
ンすることにより前記データ線対の電位設定を行う第１
の電位設定手段と、一方電極が第２の電源に、他方電極
が前記データ線対に接続された第２の導電型の第２のト
ランジスタを含み、この第２のトランジスタがオンする
ことにより前記データ線対の電位設定を行う第２の電位
設定手段と、前記第１の電位設定手段による設定電位よ
りも、前記第２のトランジスタの閾値電圧程度、前記第
２の電源側ヘシフトさせた電位を前記第２のトランジス
タのゲートに与えるゲート電位制御手段とを備えている
。
の授受を行うデータ線対と、前記データ線対に接続され
、前記データ線対の電位差を増幅して読出しデータを出
力するデータ出力回路と、一方電極が第１の電源に、他
方電極が前記データ線対に接続された第１の導電型の第
１のトランジスタを含み、この第１のトランジスタがオ
ンすることにより前記データ線対の電位設定を行う第１
の電位設定手段と、一方電極が第２の電源に、他方電極
が前記データ線対に接続された第２の導電型の第２のト
ランジスタを含み、この第２のトランジスタがオンする
ことにより前記データ線対の電位設定を行う第２の電位
設定手段と、前記第１の電位設定手段による設定電位よ
りも、前記第２のトランジスタの閾値電圧程度、前記第
２の電源側ヘシフトさせた電位を前記第２のトランジス
タのゲートに与えるゲート電位制御手段とを備えている
。
この発明においては、第１の電源の電位変動により、第
１の導電型の第１のトランジスタがオンせず、第１の電
位設定手段によりデータ線対の電位設定が行えない場合
に、第２の導電型の第２のトランジスタがオンすること
により、補助的に第２の電位設定手段が働き、データ線
対の電位設定が行われる。
１の導電型の第１のトランジスタがオンせず、第１の電
位設定手段によりデータ線対の電位設定が行えない場合
に、第２の導電型の第２のトランジスタがオンすること
により、補助的に第２の電位設定手段が働き、データ線
対の電位設定が行われる。
このため、データ線対の電位は、第１の電源の電位変動
にすばやく追随することができる。
にすばやく追随することができる。
第１図はこの発明の一実施例である半導体記憶装置のデ
ータ入出力バス周辺を示す回路構成図である。なお、第
８図と同一符号で示しているものは、従来と同じなので
説明は省略する。同図において、Ｑ８．Ｑ９はｐＭＯ８
Ｔであり、それぞれソースがデータ入出力バスＩ１０．
Ｉ１０に接続され、ドレインが接地されている。
ータ入出力バス周辺を示す回路構成図である。なお、第
８図と同一符号で示しているものは、従来と同じなので
説明は省略する。同図において、Ｑ８．Ｑ９はｐＭＯ８
Ｔであり、それぞれソースがデータ入出力バスＩ１０．
Ｉ１０に接続され、ドレインが接地されている。
一方、電源■ｃｃにｎＭＯ８ＴＱ１０のゲート。
ドレインが共通接続され、このｎＭＯ８ＴＱ１０のソー
スに、ゲート・ドレイン共通のｐＭＰＳＴＱｌｌのソー
スが接続される。このｐＭＯ８ＴＱ１１のドレインが抵
抗Ｒ１を介して接地されるとともに、出力線Ｌ１を介し
てｐＭＯ８ＴＱ８．０９のゲートに接続される。
スに、ゲート・ドレイン共通のｐＭＰＳＴＱｌｌのソー
スが接続される。このｐＭＯ８ＴＱ１１のドレインが抵
抗Ｒ１を介して接地されるとともに、出力線Ｌ１を介し
てｐＭＯ８ＴＱ８．０９のゲートに接続される。
このように構成することで、出力線Ｌ１の電位ｖＬ１は
Ｖ ＃Ｖ −Ｖ −ｍＶ、ｐ＋
ＬＩ ＣＣＴＮ
に設定される。なお、■ＴＰはｐＭＯ８Ｔの閾値電圧で
ある。
ある。
第２図は電源電圧■。０の変動に対する入出力電位ＶＩ
Ｏの変動を示したグラフである。同図に示すように、時
刻ｔ。〜ｔ１間は、電源電圧Ｖ。０がＶＣＣｌである。
Ｏの変動を示したグラフである。同図に示すように、時
刻ｔ。〜ｔ１間は、電源電圧Ｖ。０がＶＣＣｌである。
これにともない、従来同様トランジスタＱ６．Ｑ７を介
して入出力電位■１ｏが（■ｏｃ１−ｖＴＮ）に設定さ
れる。一方、出力線し１の電位ｖＬ１は、（Ｖｃｃ−Ｖ
、〔Ｉ ＶＴＰＩ ）となっている。したがって、ｐＭ
Ｏ８ＴＱ８．Ｑ９のゲート。
して入出力電位■１ｏが（■ｏｃ１−ｖＴＮ）に設定さ
れる。一方、出力線し１の電位ｖＬ１は、（Ｖｃｃ−Ｖ
、〔Ｉ ＶＴＰＩ ）となっている。したがって、ｐＭ
Ｏ８ＴＱ８．Ｑ９のゲート。
ソース間の電位差はＩＶ、、ｌとなるため、ｐＭＯ８Ｔ
Ｑ８．Ｑ９はオン、オフの境界状態となっている。
Ｑ８．Ｑ９はオン、オフの境界状態となっている。
このため、ｐＭＯ８ＴＱ８．Ｑ９を介してデータ入出力
バスＩ１０．Ｉ１０から接地レベルに、ｆｆｉ流はほと
んど流れない。その結果、この間の入出力電位■ は（
Ｖ、ｏｌ−Ｖ□１を維持する。以降、時刻ｔ３まで、ｎ
ＭＯ８ＴＱ６．Ｑ７がオンし、ｐＭＯ８ＴＱ８．Ｑ９が
オンしないため、従来同様、入出力電位ＶＩＯは、同図
に示すように電源電圧■。０の変化に追随して変化する
。
バスＩ１０．Ｉ１０から接地レベルに、ｆｆｉ流はほと
んど流れない。その結果、この間の入出力電位■ は（
Ｖ、ｏｌ−Ｖ□１を維持する。以降、時刻ｔ３まで、ｎ
ＭＯ８ＴＱ６．Ｑ７がオンし、ｐＭＯ８ＴＱ８．Ｑ９が
オンしないため、従来同様、入出力電位ＶＩＯは、同図
に示すように電源電圧■。０の変化に追随して変化する
。
時刻ｔ３から時刻ｔ４にかけて、電源電圧ＶＣＣがＶ
からｖｃｃｌにかけて低下する。ここで、Ｃ２ 時刻ｔ 近傍の電源電圧■ をＶ（＜Ｖ）３
ＣＣＣＯＣＣ２ とすると、時刻ｔ３近傍において、ｎＭＯ８ＴＱ６、Ｑ
７はオフしているため、入出力電位ｖ１ｏは（Ｖ、Ｑ２
−Ｖ□Ｎ）を維持している。一方、出力線し１の電位■
は（Ｖｏｏ−Ｖ、Ｎ−Ｉ Ｖ、、Ｉ ）となっている
。その結果、ｐＭＯ８ＴＱ８．Ｑ９のソース、ゲート間
の電位差は（Ｖ ＣＣ２Ｖ ｃｏ） ＋Ｖ□、１となる
ため、ｐＭＯ８ＴＱ８．Ｑ９がオンし、ｐＭＯ８ＴＱ８
．Ｑ９を介してデータ入出力バスＩ１０．Ｉ１０から接
地レベルに電流が流れ、入出力電位■１ｏも■。Ｃ２か
ら低下する。
からｖｃｃｌにかけて低下する。ここで、Ｃ２ 時刻ｔ 近傍の電源電圧■ をＶ（＜Ｖ）３
ＣＣＣＯＣＣ２ とすると、時刻ｔ３近傍において、ｎＭＯ８ＴＱ６、Ｑ
７はオフしているため、入出力電位ｖ１ｏは（Ｖ、Ｑ２
−Ｖ□Ｎ）を維持している。一方、出力線し１の電位■
は（Ｖｏｏ−Ｖ、Ｎ−Ｉ Ｖ、、Ｉ ）となっている
。その結果、ｐＭＯ８ＴＱ８．Ｑ９のソース、ゲート間
の電位差は（Ｖ ＣＣ２Ｖ ｃｏ） ＋Ｖ□、１となる
ため、ｐＭＯ８ＴＱ８．Ｑ９がオンし、ｐＭＯ８ＴＱ８
．Ｑ９を介してデータ入出力バスＩ１０．Ｉ１０から接
地レベルに電流が流れ、入出力電位■１ｏも■。Ｃ２か
ら低下する。
以降、ｎＭＯ８ＴＱ６．Ｑ７がオフ状ｉｒあっても、ｐ
ＭＯ５ＴＱ８．Ｑ９がオンするため、電源電圧Ｖ。０の
電位低下にともない、入出力電位■１ｏも低下し、同図
に示すように時刻ｔ４とほぼ同じ時刻ｔ に（■ｏｏ
１−■１Ｎ）に達する。
ＭＯ５ＴＱ８．Ｑ９がオンするため、電源電圧Ｖ。０の
電位低下にともない、入出力電位■１ｏも低下し、同図
に示すように時刻ｔ４とほぼ同じ時刻ｔ に（■ｏｏ
１−■１Ｎ）に達する。
時刻ｔ ′以降は、ｎＭＯ５ＴＱ６．Ｑ７が再びオンし
、ｐＭＯ８ＴＱ８．Ｑ９はオンしない（オン、オフの境
界状態）ため、入出力電位ｖ１゜は（Ｖ −Ｖ、Ｎ
）を維持する。
、ｐＭＯ８ＴＱ８．Ｑ９はオンしない（オン、オフの境
界状態）ため、入出力電位ｖ１゜は（Ｖ −Ｖ、Ｎ
）を維持する。
Ｃ１
このように、入出力電位Ｖ は、電源電圧ｖｃ。
Ｏ
の変化に遅延することなく追随するため、電ｍＷｉ圧Ｖ
が変動しても必ず（Ｖｏｏ−Ｖ、Ｎ）の電位がＣＣ 維持される。その結果、カレントミラー型増幅回路３の
ｎＭＯ８ＴＱ１．０．２のゲートが常に（Ｖ。。−ｖＴ
Ｎ）の電位で充電されるため、電源電圧■。。の変動に
対してもその感度は低下せず、出力バッファ回路ＯＢの
最道な回路動作が保証される。
が変動しても必ず（Ｖｏｏ−Ｖ、Ｎ）の電位がＣＣ 維持される。その結果、カレントミラー型増幅回路３の
ｎＭＯ８ＴＱ１．０．２のゲートが常に（Ｖ。。−ｖＴ
Ｎ）の電位で充電されるため、電源電圧■。。の変動に
対してもその感度は低下せず、出力バッファ回路ＯＢの
最道な回路動作が保証される。
なお、入出力電位ｖ１ｏを（Ｖ、。−２Ｖ□８）に設定
するとカレントミラー型増幅回路３の感度がさらに上が
る場合は、第３図に示すように、ドレイン・ゲート共通
のｎＭＯ３ＴＱ１２〜Ｑ１４をそれぞれ、ｎＭＯ８ＴＱ
６．データ入出力バスｌ１０ＦＩ、ｎＭＯ８ＴＱ７．デ
ータ入出力バスｌ１０Ｅ、ｎＭＯ８ＴＱ１０．ｐＭＯ８
ＴＱ１１間に設ければよい。
するとカレントミラー型増幅回路３の感度がさらに上が
る場合は、第３図に示すように、ドレイン・ゲート共通
のｎＭＯ３ＴＱ１２〜Ｑ１４をそれぞれ、ｎＭＯ８ＴＱ
６．データ入出力バスｌ１０ＦＩ、ｎＭＯ８ＴＱ７．デ
ータ入出力バスｌ１０Ｅ、ｎＭＯ８ＴＱ１０．ｐＭＯ８
ＴＱ１１間に設ければよい。
第４図は、この発明の他の実施例を示す回路構成図であ
る。同図に示すように、第１図で示したｎＭＯ８ＴＱ６
．Ｑ７のドレインを電源Ｖｃｃに接続し、ｎＭＯ８ＴＱ
６．Ｑ７のゲートにセンスアップ活性化信号φ、の反転
信号φ８を印加する構成に変更している。
る。同図に示すように、第１図で示したｎＭＯ８ＴＱ６
．Ｑ７のドレインを電源Ｖｃｃに接続し、ｎＭＯ８ＴＱ
６．Ｑ７のゲートにセンスアップ活性化信号φ、の反転
信号φ８を印加する構成に変更している。
このように構成すると、データ入出力バス１１０、Ｉｌ
ｏの充電はカレントミラー型増幅回路３の活性化時には
行われないため、低消費電力化が図れる。
ｏの充電はカレントミラー型増幅回路３の活性化時には
行われないため、低消費電力化が図れる。
第５図は、この発明のさらに他の実施例を示す回路構成
図である。同図に示すように、第１図で示した構成に加
え、別途に出力線［１と電源電圧Ｖｏｏ間に抵抗Ｒ２（
抵抗値は抵抗Ｒ１の２０〜５０倍）を設けている。
図である。同図に示すように、第１図で示した構成に加
え、別途に出力線［１と電源電圧Ｖｏｏ間に抵抗Ｒ２（
抵抗値は抵抗Ｒ１の２０〜５０倍）を設けている。
このように構成すると、出力線Ｌ１の電位Ｖ、１を（Ｖ
−Ｖ −ＩＶ、、Ｉ）＋Δｖ’ ｋ：設定テキＣ
ＣＴＮ 、る。このため、第２図の時刻ｔ。−ｔ３間、時刻ｔ４
′以降において、オン・オフの境界状態であったｐＭＯ
８ＴＱ８．Ｑ９を確実にオフ状態にすることができ、入
出力データバスＩ１０．Ｉ１０から接地レベルに流れる
電流を確実にＯにできる利点がある。
−Ｖ −ＩＶ、、Ｉ）＋Δｖ’ ｋ：設定テキＣ
ＣＴＮ 、る。このため、第２図の時刻ｔ。−ｔ３間、時刻ｔ４
′以降において、オン・オフの境界状態であったｐＭＯ
８ＴＱ８．Ｑ９を確実にオフ状態にすることができ、入
出力データバスＩ１０．Ｉ１０から接地レベルに流れる
電流を確実にＯにできる利点がある。
なお、これらの実施例では出力線Ｌ１の電位を電源電圧
Ｖ。０より引下げるため、ｐＭＯ８ＴＱ１１のドレイン
、接地レベル間に抵抗Ｒ１を設けたが、ＭＯＳトランジ
スタを抵抗として利用する等により代用できる。すなわ
ち、抵抗成分を有する素子であれば代用可能となる。
Ｖ。０より引下げるため、ｐＭＯ８ＴＱ１１のドレイン
、接地レベル間に抵抗Ｒ１を設けたが、ＭＯＳトランジ
スタを抵抗として利用する等により代用できる。すなわ
ち、抵抗成分を有する素子であれば代用可能となる。
また、これらの実施例では１つの出力バッフ７回路に対
し１対のデータ入出力バスＩ１０．Ｉ１０を有するＤＲ
ＡＭについて述べたが、同じく１つの出力バフフッ回路
に対し１対のデータ入出力バスを有するスタチック型Ｒ
ＡＭにおいてもこの発明を適用できる。また、ＲＯＭの
データ入出力バスは通常１つの出力バッファ回路に対し
、１本であるが、別途に比較用の基準データ入出力バス
を有した１対のデータ入出力バスを有するＲＯＭであれ
ば、この発明を適用することができる。
し１対のデータ入出力バスＩ１０．Ｉ１０を有するＤＲ
ＡＭについて述べたが、同じく１つの出力バフフッ回路
に対し１対のデータ入出力バスを有するスタチック型Ｒ
ＡＭにおいてもこの発明を適用できる。また、ＲＯＭの
データ入出力バスは通常１つの出力バッファ回路に対し
、１本であるが、別途に比較用の基準データ入出力バス
を有した１対のデータ入出力バスを有するＲＯＭであれ
ば、この発明を適用することができる。
また、第１図、第３図〜第５図で示した実施例において
、ＭＯＳトランジスタのｐｎ極性及び電源■。Ｃと接地
レベルを逆に設定し、ＶＣＣをＯｖ、接地レベルを−ｖ
ｃｏに設定しても、この発明は成立する。
、ＭＯＳトランジスタのｐｎ極性及び電源■。Ｃと接地
レベルを逆に設定し、ＶＣＣをＯｖ、接地レベルを−ｖ
ｃｏに設定しても、この発明は成立する。
以上説明したように、この発明によれば、第１の電源の
電位変動により、第１のトランジスタがオンせず、第１
の電位設定手段によりデータ線対の電位設定が行えない
場合に、第２のトランジスタがオンすることにより、補
助的に第２の電位設定手段が働き、データ線対の電位設
定が行われる。
電位変動により、第１のトランジスタがオンせず、第１
の電位設定手段によりデータ線対の電位設定が行えない
場合に、第２のトランジスタがオンすることにより、補
助的に第２の電位設定手段が働き、データ線対の電位設
定が行われる。
このため、データ線対の電位は、第１の電源の電位変動
にすばやく追随することができる。その結果、データ出
力回路は、電源型°圧の変動によっても、最適な動作が
保証される効果がある。
にすばやく追随することができる。その結果、データ出
力回路は、電源型°圧の変動によっても、最適な動作が
保証される効果がある。
第１図はこの発明の一実施例であるＤＲＡＭの一部を示
す回路構成図、第２図はその実施例における電源電圧Ｖ
と入出力電位■１ｏの電位変化をＣ 示したグラフ、第３図〜第５図はこの発明の他の実施例
のＤＲＡＭの一部を示す回路構成図、第６図は従来のＤ
ＲＡＭを示す概略構成図、第７図は第６図のＤＲＡＭの
メモリセルアレイ部を示す概略構成図、第８図は第６図
のＤ ＲＡ Ｍの出力バッファ回路の詳細を示す回路構
成図、第９図は従来のＤＲＡＭにおける電源電圧Ｖ。０
と入出力電位Ｖ１ｏの電位変化を示したグラフである。 図において、Ｑ６．Ｑ７．Ｑ１０はｒ１ＭＯ８Ｔ。 Ｑ８．Ｑ９．Ｑｌ １１．ｔｐＭＯ８Ｔ、Ｉｌｏ、Ｉｌ
ｏはデータ入出力バス、Ｌｌは出力線、Ｒ１は抵抗、Ｏ
Ｂは出力バフフッ回路である。 なお、各図中同一符号は同一または相当部分を示す。 第１図
す回路構成図、第２図はその実施例における電源電圧Ｖ
と入出力電位■１ｏの電位変化をＣ 示したグラフ、第３図〜第５図はこの発明の他の実施例
のＤＲＡＭの一部を示す回路構成図、第６図は従来のＤ
ＲＡＭを示す概略構成図、第７図は第６図のＤＲＡＭの
メモリセルアレイ部を示す概略構成図、第８図は第６図
のＤ ＲＡ Ｍの出力バッファ回路の詳細を示す回路構
成図、第９図は従来のＤＲＡＭにおける電源電圧Ｖ。０
と入出力電位Ｖ１ｏの電位変化を示したグラフである。 図において、Ｑ６．Ｑ７．Ｑ１０はｒ１ＭＯ８Ｔ。 Ｑ８．Ｑ９．Ｑｌ １１．ｔｐＭＯ８Ｔ、Ｉｌｏ、Ｉｌ
ｏはデータ入出力バス、Ｌｌは出力線、Ｒ１は抵抗、Ｏ
Ｂは出力バフフッ回路である。 なお、各図中同一符号は同一または相当部分を示す。 第１図
Claims (1)
- （１）メモリセルと情報の授受を行うデータ線対と、 前記データ線対に接続され、前記データ線対の電位差を
増幅して読出しデータを出力するデータ出力回路と、 一方電極が第１の電源に、他方電極が前記データ線対に
接続された第１の導電型の第１のトランジスタを含み、
この第１のトランジスタがオンすることにより前記デー
タ線対の電位設定を行う第１の電位設定手段と、 一方電極が第２の電源に、他方電極が前記データ線対に
接続された第２の導電型の第２のトランジスタを含み、
この第２のトランジスタがオンすることにより前記デー
タ線対の電位設定を行う第２の電位設定手段と、 前記第１の電位設定手段による設定電位よりも、前記第
２のトランジスタの閾値電圧程度、前記第２の電源側へ
シフトさせた電位を前記第２のトランジスタのゲートに
与えるゲート電位制御手段とを備えた半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267388A JPH0817034B2 (ja) | 1988-10-24 | 1988-10-24 | 半導体記憶装置 |
| DE3934894A DE3934894A1 (de) | 1988-10-24 | 1989-10-19 | Datenleseschaltkreis fuer eine halbleiterspeichereinrichtung und verfahren zum auslesen von daten |
| US07/425,272 US5115412A (en) | 1988-10-24 | 1989-10-23 | Data read circuit of semiconductor memory device and method of reading data out |
| KR1019890015296A KR930000763B1 (ko) | 1988-10-24 | 1989-10-24 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267388A JPH0817034B2 (ja) | 1988-10-24 | 1988-10-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116082A true JPH02116082A (ja) | 1990-04-27 |
| JPH0817034B2 JPH0817034B2 (ja) | 1996-02-21 |
Family
ID=17444156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63267388A Expired - Fee Related JPH0817034B2 (ja) | 1988-10-24 | 1988-10-24 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5115412A (ja) |
| JP (1) | JPH0817034B2 (ja) |
| KR (1) | KR930000763B1 (ja) |
| DE (1) | DE3934894A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581860A (ja) * | 1991-09-19 | 1993-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748053B2 (ja) * | 1991-07-23 | 1998-05-06 | 三菱電機株式会社 | 半導体記憶装置 |
| KR0127263B1 (ko) * | 1993-02-23 | 1997-12-29 | 사토 후미오 | 반도체 집적회로 |
| JPH08111094A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | スタチック型半導体記憶装置 |
| US5671181A (en) * | 1994-12-16 | 1997-09-23 | Matsushita Electric Industrial Co., Ltd. | Data read circuit used in semiconductor storage device |
| FR2762434B1 (fr) * | 1997-04-16 | 1999-05-28 | Sgs Thomson Microelectronics | Circuit de lecture de memoire avec dispositif de limitation de precharge |
| US7106635B1 (en) * | 2004-01-29 | 2006-09-12 | Sun Microsystems, Inc. | Bitline booster circuit and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299981A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | スタテイツクｒａｍ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272834A (en) * | 1978-10-06 | 1981-06-09 | Hitachi, Ltd. | Data line potential setting circuit and MIS memory circuit using the same |
| JPS57127989A (en) * | 1981-02-02 | 1982-08-09 | Hitachi Ltd | Mos static type ram |
| JPS5940397A (ja) * | 1982-08-31 | 1984-03-06 | Toshiba Corp | デ−タ読み出し回路 |
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| JPS61221812A (ja) * | 1985-03-27 | 1986-10-02 | Mitsubishi Electric Corp | 電圧発生回路 |
-
1988
- 1988-10-24 JP JP63267388A patent/JPH0817034B2/ja not_active Expired - Fee Related
-
1989
- 1989-10-19 DE DE3934894A patent/DE3934894A1/de active Granted
- 1989-10-23 US US07/425,272 patent/US5115412A/en not_active Expired - Lifetime
- 1989-10-24 KR KR1019890015296A patent/KR930000763B1/ko not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299981A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | スタテイツクｒａｍ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581860A (ja) * | 1991-09-19 | 1993-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817034B2 (ja) | 1996-02-21 |
| KR930000763B1 (ko) | 1993-02-01 |
| DE3934894C2 (ja) | 1992-07-09 |
| US5115412A (en) | 1992-05-19 |
| DE3934894A1 (de) | 1990-04-26 |
| KR900006977A (ko) | 1990-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |