JPH0582655A - 多層配線形成方法 - Google Patents
多層配線形成方法Info
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- JPH0582655A JPH0582655A JP24163491A JP24163491A JPH0582655A JP H0582655 A JPH0582655 A JP H0582655A JP 24163491 A JP24163491 A JP 24163491A JP 24163491 A JP24163491 A JP 24163491A JP H0582655 A JPH0582655 A JP H0582655A
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- layer wiring
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Abstract
(57)【要約】 （修正有）
【目的】プラグイン縦配線と上層配線との接触抵抗を低
下させる、ボイドのない多層配線形成方法を提供する。 【構成】拡散層を含む下層配線１１と、その上に形成さ
れた少なくとも一つの上層配線１４との電気接続をとる
ため、上層配線１４の敷設面に対して略垂直に下層配線
１１まで貫通する接続孔６を形成し、接続孔６に導体１
５を充填する多層配線形成方法において、接続孔６の形
成の際に、前記少なくとも一つの上層配線１４を上記接
続孔縁面に対して、上記導体１５の上層配線上と下層配
線上との成長速度の比に相当する分をその外周方向迄エ
ッチングする。
下させる、ボイドのない多層配線形成方法を提供する。 【構成】拡散層を含む下層配線１１と、その上に形成さ
れた少なくとも一つの上層配線１４との電気接続をとる
ため、上層配線１４の敷設面に対して略垂直に下層配線
１１まで貫通する接続孔６を形成し、接続孔６に導体１
５を充填する多層配線形成方法において、接続孔６の形
成の際に、前記少なくとも一つの上層配線１４を上記接
続孔縁面に対して、上記導体１５の上層配線上と下層配
線上との成長速度の比に相当する分をその外周方向迄エ
ッチングする。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線形成方法、特
に超高集積半導体デバイス配線間相互の電気的接続をと
る、所謂接続孔（スルーホール）のより高密度化対応の
配線形成法であって、とりわけ、導電層が三次元的に配
置されるプラグイン縦配線プロセスに好適に用いられる
多層配線形成方法に関するものである。
に超高集積半導体デバイス配線間相互の電気的接続をと
る、所謂接続孔（スルーホール）のより高密度化対応の
配線形成法であって、とりわけ、導電層が三次元的に配
置されるプラグイン縦配線プロセスに好適に用いられる
多層配線形成方法に関するものである。
【０００２】
【従来の技術】半導体デバイスの超高集積化が推進され
ている昨今、それを実現するための技術に対するニーズ
が強まりつつある。それは、ＵＶステッパーがｇ線から
ｉ線へと、更にはＵＶよりも更に短波長の露光技術（例
えば、ＫrＦエキシマーレーザーなど）が求められつつ
あることからもよく分かる。
ている昨今、それを実現するための技術に対するニーズ
が強まりつつある。それは、ＵＶステッパーがｇ線から
ｉ線へと、更にはＵＶよりも更に短波長の露光技術（例
えば、ＫrＦエキシマーレーザーなど）が求められつつ
あることからもよく分かる。
【０００３】これらの露光技術は、デザインルールの所
謂、最小寸法を決めている。この露光技術の発展が、上
述の半導体デバイスの微細化を推進してきたといっても
過言ではない。
謂、最小寸法を決めている。この露光技術の発展が、上
述の半導体デバイスの微細化を推進してきたといっても
過言ではない。
【０００４】一方、この露光技術だけでは、微細化には
限界が生じる。即ち、露光技術の最小寸法によりデバイ
ス寸法、ひいてはその構造、更にはセル面積が制限され
るからである。そのため、現在の露光の技術を用いて、
より高密度化を図ろうとすると、デバイスの三次元化も
考えていかなければならない。例えば、かってＤＲＡＭ
において数多くの研究成果が残されたトレンチセルや、
最近注目を集めつつあるＦＩＮ構造などは、その最たる
ものである。
限界が生じる。即ち、露光技術の最小寸法によりデバイ
ス寸法、ひいてはその構造、更にはセル面積が制限され
るからである。そのため、現在の露光の技術を用いて、
より高密度化を図ろうとすると、デバイスの三次元化も
考えていかなければならない。例えば、かってＤＲＡＭ
において数多くの研究成果が残されたトレンチセルや、
最近注目を集めつつあるＦＩＮ構造などは、その最たる
ものである。
【０００５】ところで、この考えは、多層配線にも取り
入れ出されてきた。例えば、1991年度の第３８回応用物
理学関係連合講演会、講演予稿集Ｐ６９１に示されてい
る、プラグイン縦配線プロセスなどが挙げられる。この
技術は微細化によらない高密度化を目指す能動層積層デ
バイスにおいて、電極を形成すべき導電層を三次元的に
配置し、従来型面積の高密度化の障害になっていた配線
の面積が増大する欠点を解決するものである。
入れ出されてきた。例えば、1991年度の第３８回応用物
理学関係連合講演会、講演予稿集Ｐ６９１に示されてい
る、プラグイン縦配線プロセスなどが挙げられる。この
技術は微細化によらない高密度化を目指す能動層積層デ
バイスにおいて、電極を形成すべき導電層を三次元的に
配置し、従来型面積の高密度化の障害になっていた配線
の面積が増大する欠点を解決するものである。
【０００６】即ち、このプラグイン縦配線技術は、従来
図４に示す様に、下層配線である例えばｎ+poly−Ｓｉ
（多結晶シリコン）からなる拡散層１と、この拡散層１
上に形成された例えばＳｉＯ2からなる第１の絶縁層２
と第２の絶縁層３の間に形成された上層配線４とを接続
孔６に例えばタングステン（以下Ｗ）等のプラグ５を埋
め込むことによって電気的接続をとる技術である。
図４に示す様に、下層配線である例えばｎ+poly−Ｓｉ
（多結晶シリコン）からなる拡散層１と、この拡散層１
上に形成された例えばＳｉＯ2からなる第１の絶縁層２
と第２の絶縁層３の間に形成された上層配線４とを接続
孔６に例えばタングステン（以下Ｗ）等のプラグ５を埋
め込むことによって電気的接続をとる技術である。
【０００７】
【発明が解決しようとする課題】しかし、このプラグイ
ン縦配線技術を用いようとした場合、問題になるのは、
コンタクト抵抗である。即ち、上層配線４の厚さａ、接
続孔６の半径ｂとした場合、上層配線４とこの接続孔６
内に形成されたプラグ５の接触面積は、２ａｂπであ
る。そこで、接触面積を稼いで、接触抵抗を低下するた
めに、 ｉ）ａを大きくすればよいが、それはとりもなおさず上
層配線４の厚さを厚くすることを意味し、それはひいて
は、上層配線形成のスループットを低下させると共に、
アスペクト比が大きくなる分、接続孔形成とその中への
プラグ導体形成のスループットを低下させると共に、導
体形成のプロセスを困難にすることを意味する。何故な
ら、これらの導体形成は，通常ＣＶＤ法で行なうが、ア
スペクト比が大きくなる（接続孔が深くなる）に従っ
て、ボイドなく導体を接続孔６内に埋め込むことが困難
になるからである。
ン縦配線技術を用いようとした場合、問題になるのは、
コンタクト抵抗である。即ち、上層配線４の厚さａ、接
続孔６の半径ｂとした場合、上層配線４とこの接続孔６
内に形成されたプラグ５の接触面積は、２ａｂπであ
る。そこで、接触面積を稼いで、接触抵抗を低下するた
めに、 ｉ）ａを大きくすればよいが、それはとりもなおさず上
層配線４の厚さを厚くすることを意味し、それはひいて
は、上層配線形成のスループットを低下させると共に、
アスペクト比が大きくなる分、接続孔形成とその中への
プラグ導体形成のスループットを低下させると共に、導
体形成のプロセスを困難にすることを意味する。何故な
ら、これらの導体形成は，通常ＣＶＤ法で行なうが、ア
スペクト比が大きくなる（接続孔が深くなる）に従っ
て、ボイドなく導体を接続孔６内に埋め込むことが困難
になるからである。
【０００８】ｉｉ）一方、ｂを大きくすることは、本発
明の主旨上、逆効果と言わざるを得ない。即ち、ｂを大
きくすることは、接続孔の径を大きくすることであり、
微細化と反対の方向になることを意味するからである。
明の主旨上、逆効果と言わざるを得ない。即ち、ｂを大
きくすることは、接続孔の径を大きくすることであり、
微細化と反対の方向になることを意味するからである。
【０００９】この点に鑑みて、本出願人は、上層配線を
その外周方向まで略等方エッチングしておき、その中に
選択的にメタルプラグ５を形成する方法を出願した（特
願平３−１４２１３３号）。
その外周方向まで略等方エッチングしておき、その中に
選択的にメタルプラグ５を形成する方法を出願した（特
願平３−１４２１３３号）。
【００１０】しかるに、メタルプラグ５を形成する場合
上層配線上と下層配線上で、成長速度の差に大きな違い
がある場合は、図５に示す如くボイド９が形成されてし
まうことが考えられた。
上層配線上と下層配線上で、成長速度の差に大きな違い
がある場合は、図５に示す如くボイド９が形成されてし
まうことが考えられた。
【００１１】本発明は、上記の如きプラグイン縦配線と
上層配線との接触抵抗（コンタクト抵抗）を低下させる
ボイドのない多層配線形成方法を提供することを目的と
する。
上層配線との接触抵抗（コンタクト抵抗）を低下させる
ボイドのない多層配線形成方法を提供することを目的と
する。
【００１２】
【課題を解決するための手段】上記課題は本発明によれ
ば、拡散層を含む下層配線と、その上に形成された少な
くとも一つの上層配線との電気的接続をとるため、前記
上層配線の敷設面に対して略垂直に前記下層配線迄貫通
する接続孔を形成し、前記接続孔に導体を充填する多層
配線形成方法において、前記接続孔形成の際に、前記少
なくとも一つ以上の上層配線の少なくとも一つの上層配
線を前記接続孔の縁面に対して、前記接続孔内に形成す
る導体の上層配線上と下層配線上との成長速度の比に相
当する分をその外周方向迄エッチングすることを特徴と
する多層配線形成方法によって解決される。
ば、拡散層を含む下層配線と、その上に形成された少な
くとも一つの上層配線との電気的接続をとるため、前記
上層配線の敷設面に対して略垂直に前記下層配線迄貫通
する接続孔を形成し、前記接続孔に導体を充填する多層
配線形成方法において、前記接続孔形成の際に、前記少
なくとも一つ以上の上層配線の少なくとも一つの上層配
線を前記接続孔の縁面に対して、前記接続孔内に形成す
る導体の上層配線上と下層配線上との成長速度の比に相
当する分をその外周方向迄エッチングすることを特徴と
する多層配線形成方法によって解決される。
【００１３】
【作用】本発明によれば、接続孔６形成の際に、上層配
線１４の少なくとも一部が接続孔の縁面（側壁面）に対
して前記接続孔内に形成する導体の上層配線上と下層配
線上との成長速度の比に相当する分が外周方向迄エッチ
ングされているため、得られる接続孔６は柱状の少なく
とも１ヶ所の側壁全周に突出部７（その外面が略垂直で
ない）が形成され、接続孔６に埋め込まれるプラグ５と
上層配線１４との接触面積を大きくすることが可能とな
り、その際ボイド９も形成されない。
線１４の少なくとも一部が接続孔の縁面（側壁面）に対
して前記接続孔内に形成する導体の上層配線上と下層配
線上との成長速度の比に相当する分が外周方向迄エッチ
ングされているため、得られる接続孔６は柱状の少なく
とも１ヶ所の側壁全周に突出部７（その外面が略垂直で
ない）が形成され、接続孔６に埋め込まれるプラグ５と
上層配線１４との接触面積を大きくすることが可能とな
り、その際ボイド９も形成されない。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。本例は２層以上のＡ１多層配線を例にとった。
する。本例は２層以上のＡ１多層配線を例にとった。
【００１５】図１及び図２は、本発明の第１実施例を説
明するためのプラグイン縦配線の要部断面図である。
明するためのプラグイン縦配線の要部断面図である。
【００１６】まず、図１（ａ）に示すように、基板上よ
り、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｓｉ／ＴｉＯＮ＝３０
ｎｍ／７０ｎｍ／３０ｎｍ／３００ｎｍ／３０ｎｍから
なる下層配線１１をスパッタ法にて形成し、通常の方法
でパターニング後、その上に常圧ＣＶＤ法を用いてＳｉ
Ｏ2からなる厚さ５００ｎｍの第１の絶縁層（層間膜）
１２を形成し、その上に同じくスパッタ法を用いて、Ｔ
ｉ／Ａｌ−Ｓｉ＝８０ｎｍ／６００ｎｍからなる厚さ６
８０ｎｍの上層配線１４を形成し、同じく通常の方法で
パターニング後、更にその上に常圧ＣＶＤ法を用いてＳ
ｉＯ2からなる厚さ５００ｎｍの第２の絶縁層（層間
膜）１３を順次形成する。
り、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｓｉ／ＴｉＯＮ＝３０
ｎｍ／７０ｎｍ／３０ｎｍ／３００ｎｍ／３０ｎｍから
なる下層配線１１をスパッタ法にて形成し、通常の方法
でパターニング後、その上に常圧ＣＶＤ法を用いてＳｉ
Ｏ2からなる厚さ５００ｎｍの第１の絶縁層（層間膜）
１２を形成し、その上に同じくスパッタ法を用いて、Ｔ
ｉ／Ａｌ−Ｓｉ＝８０ｎｍ／６００ｎｍからなる厚さ６
８０ｎｍの上層配線１４を形成し、同じく通常の方法で
パターニング後、更にその上に常圧ＣＶＤ法を用いてＳ
ｉＯ2からなる厚さ５００ｎｍの第２の絶縁層（層間
膜）１３を順次形成する。
【００１７】次に図１（ｂ）示すように、半径０．５μ
ｍの接続孔６のパターンをステッパーを用いて開孔した
後、ドライエッチングを用いて例えば異方性の条件であ
る、Ｃ4Ｆ8＝４６sccm，圧力：２．０Ｐａ,ＲＦ出力：
２．７Ｗ／ｃｍ2で第２の絶縁層１３を上記上層配線の
敷設面に対して略垂直に穿孔する。
ｍの接続孔６のパターンをステッパーを用いて開孔した
後、ドライエッチングを用いて例えば異方性の条件であ
る、Ｃ4Ｆ8＝４６sccm，圧力：２．０Ｐａ,ＲＦ出力：
２．７Ｗ／ｃｍ2で第２の絶縁層１３を上記上層配線の
敷設面に対して略垂直に穿孔する。
【００１８】次に図２（ａ）に示す様に、同様にドライ
エッチングを用いて上層配線１４を例えば、Ａ１−Ｓｉ
上の自然酸化膜を除去した後、Ｃｌ2＝３０sccm，圧
力：２．０Ｐａ,ＲＦ出力：０．０８Ｗ／ｃｍ2の条件で
等方エッチングし、突出部７を形成した。突出部７は接
続孔６の縁面（側壁面）Ａに対して外周方向に除去され
ており、そのサイドエッチ量は１００ｎｍであった。
エッチングを用いて上層配線１４を例えば、Ａ１−Ｓｉ
上の自然酸化膜を除去した後、Ｃｌ2＝３０sccm，圧
力：２．０Ｐａ,ＲＦ出力：０．０８Ｗ／ｃｍ2の条件で
等方エッチングし、突出部７を形成した。突出部７は接
続孔６の縁面（側壁面）Ａに対して外周方向に除去され
ており、そのサイドエッチ量は１００ｎｍであった。
【００１９】次に、第２の絶縁層１３をエッチング除去
したのと同一条件で、第１の絶縁層１２を異方性エッチ
ングすることによって下層配線（拡散層）１１の表面を
露出させる。その後、被処理基板を選択Ｗ ＣＶＤ装置
に入れて、ＮＦ3／Ｈ2＝１０／５０sccm，圧力：６．７
Ｐａ,ＲＦ出力：０．５Ｗ／ｃｍ2の条件で前処理を行な
い、ＷＦ6／Ｈ2＝１０／１０００sccm，圧力：２６．６
Ｐａ，４００℃の条件でプラグ１５を形成する（図２
（ｂ））。このプラグの形成時既に本発明者が９０年秋
の応用物理学会で発表した様に、上配線突出部７空隙に
も成長して埋め込まれ、特にＴｉＯＮ上からとＡ１から
の成長速度の違いに合わせ、Ａ１が等方エッチングされ
ているのでボイドが発生しにくい。
したのと同一条件で、第１の絶縁層１２を異方性エッチ
ングすることによって下層配線（拡散層）１１の表面を
露出させる。その後、被処理基板を選択Ｗ ＣＶＤ装置
に入れて、ＮＦ3／Ｈ2＝１０／５０sccm，圧力：６．７
Ｐａ,ＲＦ出力：０．５Ｗ／ｃｍ2の条件で前処理を行な
い、ＷＦ6／Ｈ2＝１０／１０００sccm，圧力：２６．６
Ｐａ，４００℃の条件でプラグ１５を形成する（図２
（ｂ））。このプラグの形成時既に本発明者が９０年秋
の応用物理学会で発表した様に、上配線突出部７空隙に
も成長して埋め込まれ、特にＴｉＯＮ上からとＡ１から
の成長速度の違いに合わせ、Ａ１が等方エッチングされ
ているのでボイドが発生しにくい。
【００２０】このように、下地の材料によって成長速度
に差がでてくることは、次のように考えられる。即ち、
選択成長の核発生までの インダクションタイム（Induc
tionTime）が下地材料によって異なるためで、下地材料
によってＷＦ6がＷに還元される反応の触媒作用の力に
差があると考えられている。
に差がでてくることは、次のように考えられる。即ち、
選択成長の核発生までの インダクションタイム（Induc
tionTime）が下地材料によって異なるためで、下地材料
によってＷＦ6がＷに還元される反応の触媒作用の力に
差があると考えられている。
【００２１】本実施例の場合、Ａｌ上では、殆ど、上記
のインダクションタイム（Induction Time）はないが、
ＴｉＯＮ上では条件により異なるが、３０〜６０秒ほど
ある。今、６０秒として選択Ｗのレートは１００ｎｍ／
分位であるので、サイドエッチが１００ｎｍなら、突出
部がＡｌですべて埋まった状態から、Ａｌ上ＴｉＯＮ上
でＷの成長が始まると考え、このサイドエッチ量を設定
した。設定量は実験を行ない最適量にすることが望まれ
る。
のインダクションタイム（Induction Time）はないが、
ＴｉＯＮ上では条件により異なるが、３０〜６０秒ほど
ある。今、６０秒として選択Ｗのレートは１００ｎｍ／
分位であるので、サイドエッチが１００ｎｍなら、突出
部がＡｌですべて埋まった状態から、Ａｌ上ＴｉＯＮ上
でＷの成長が始まると考え、このサイドエッチ量を設定
した。設定量は実験を行ない最適量にすることが望まれ
る。
【００２２】図３は本発明の第２の実施例を説明するた
めの要部工程図である。
めの要部工程図である。
【００２３】これは、第１の実施例の応用例である。説
明が重複する箇所は省略する。まず、図３（ａ）に示す
ように、第１実施例と同じような突出部７を有する接続
孔６を形成した後、選択Ｗで途中までプラグ１５を形成
する。その後、カバレージのよいブランケットタングス
テン（以下Ｂ１Ｋ−Ｗ）ＣＶＤを用いて、残りのプラグ
と第２の上層配線層８を形成する（同図（ｂ））。これ
は、Ｂ１Ｋ−Ｗが全面に成長する性質を利用したもので
ある。
明が重複する箇所は省略する。まず、図３（ａ）に示す
ように、第１実施例と同じような突出部７を有する接続
孔６を形成した後、選択Ｗで途中までプラグ１５を形成
する。その後、カバレージのよいブランケットタングス
テン（以下Ｂ１Ｋ−Ｗ）ＣＶＤを用いて、残りのプラグ
と第２の上層配線層８を形成する（同図（ｂ））。これ
は、Ｂ１Ｋ−Ｗが全面に成長する性質を利用したもので
ある。
【００２４】本発明では、プラグ（導体）１５としてＷ
を用いたが、モリブデン（Ｍｏ），アルミニウム（Ａ
ｌ）等のメタルも用いられる。また、本実施例は下層配
線１１と上層配線１４の２層配線を示したが、３層、４
層の多層配線でも有効である。又、ＴｉＯＮとＡｌ−Ｓ
ｉの例で示したが他の例も考えられることはいうまでも
ない。例えば、下層配線がＷポリサイド、上層がＡｌ−
Ｓｉ等の例にも有効に用いられる。
を用いたが、モリブデン（Ｍｏ），アルミニウム（Ａ
ｌ）等のメタルも用いられる。また、本実施例は下層配
線１１と上層配線１４の２層配線を示したが、３層、４
層の多層配線でも有効である。又、ＴｉＯＮとＡｌ−Ｓ
ｉの例で示したが他の例も考えられることはいうまでも
ない。例えば、下層配線がＷポリサイド、上層がＡｌ−
Ｓｉ等の例にも有効に用いられる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
接続孔の縁面（側壁面）に対して外周方向に突出部を有
する接続孔でも、プラグ（導体）を埋め込むことができ
るため、上層配線とプラグとの接触面を大きくでき、従
って接触抵抗を低下させることができ、更に上層と下層
の配線材料の違いにより、選択成長速度が異なっても、
予め、その分を考慮にいれて、突出部を形成してあるの
でボイドが生じない。
接続孔の縁面（側壁面）に対して外周方向に突出部を有
する接続孔でも、プラグ（導体）を埋め込むことができ
るため、上層配線とプラグとの接触面を大きくでき、従
って接触抵抗を低下させることができ、更に上層と下層
の配線材料の違いにより、選択成長速度が異なっても、
予め、その分を考慮にいれて、突出部を形成してあるの
でボイドが生じない。
【図１】本発明の第１実施例を示す要部工程（前半）断
面図である。
面図である。
【図２】本発明の第１実施例を示す要部工程（後半）断
面図である。
面図である。
【図３】本発明の第２実施例を示す要部工程断面図であ
る。
る。
【図４】本発明の背景であるプラグイン縦配線従来例断
面図である。
面図である。
【図５】従来の問題点を示す図である。
【符号の説明】 １，１１ 下層配線 ２，１２ 第１の絶縁層（層間膜） ３，１３ 第２の絶縁層（層間膜） ４，１４ 上層配線 ５，１５ プラグ（導体） ６ 接続孔 ７ 突出部 ８ 第２の上層配線 ９ ボイド
Claims (2)
- 【請求項１】 拡散層を含む下層配線と、その上に形成
された少なくとも一つの上層配線との電気的接続を取る
ため、前記上層配線の敷設面に対して略垂直に前記下層
配線まで貫通する接続孔を形成し、前記接続孔に導体を
充填する多層配線形成法において、 前記接続孔形成の際に、前記少なくとも一つの上層配線
を前記接続孔縁面に対して、前記導体の上層配線上と下
層配線上との成長速度の比に相当する分をその外周方向
迄エッチングすることを特徴とする多層配線形成方法。 - 【請求項２】 前記接続孔内に導体を、選択メタルＣＶ
Ｄ法を用いて形成することを特徴とする請求項１記載の
多層配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24163491A JPH0582655A (ja) | 1991-09-20 | 1991-09-20 | 多層配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24163491A JPH0582655A (ja) | 1991-09-20 | 1991-09-20 | 多層配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582655A true JPH0582655A (ja) | 1993-04-02 |
Family
ID=17077238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24163491A Pending JPH0582655A (ja) | 1991-09-20 | 1991-09-20 | 多層配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582655A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851923A (en) * | 1996-01-18 | 1998-12-22 | Micron Technology, Inc. | Integrated circuit and method for forming and integrated circuit |
| US6002175A (en) * | 1995-10-05 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved connection hole for embedding an electrically conductive layer portion |
| JP2014146410A (ja) * | 2014-03-26 | 2014-08-14 | Dainippon Printing Co Ltd | サスペンション用基板の製造方法 |
-
1991
- 1991-09-20 JP JP24163491A patent/JPH0582655A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002175A (en) * | 1995-10-05 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved connection hole for embedding an electrically conductive layer portion |
| US5851923A (en) * | 1996-01-18 | 1998-12-22 | Micron Technology, Inc. | Integrated circuit and method for forming and integrated circuit |
| US5936308A (en) * | 1996-01-18 | 1999-08-10 | Micron Technology, Inc. | Interlocking conductive plug for use with an integrated circuit |
| US6107196A (en) * | 1996-01-18 | 2000-08-22 | Micron Technology, Inc. | Integrated circuit, and method for forming an integrated circuit |
| JP2014146410A (ja) * | 2014-03-26 | 2014-08-14 | Dainippon Printing Co Ltd | サスペンション用基板の製造方法 |
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