JPH0582717A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0582717A JPH0582717A JP24294991A JP24294991A JPH0582717A JP H0582717 A JPH0582717 A JP H0582717A JP 24294991 A JP24294991 A JP 24294991A JP 24294991 A JP24294991 A JP 24294991A JP H0582717 A JPH0582717 A JP H0582717A
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- JP
- Japan
- Prior art keywords
- digital
- analog
- lsi chip
- ceramic substrate
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】デジタルＬＳＩチップおよびアナログＬＳＩチ
ップを単一のセラミック基板上に混在させることができ
る半導体集積回路装置を提供する。 【構成】単一のセラミック基板１上にデジタルＬＳＩチ
ップ２およびアナログＬＳＩチップ３，３が搭載されて
いるとともに、セラミック基板１上の４辺には信号およ
び電源、グランドを接続する多数のパッド５，…が形成
されている。そして、デジタルＬＳＩチップ２とアナロ
グＬＳＩチップ３，３との間のセラミック基板１にデジ
タルグランド金属配線層８、デジタル電源金属配線層
９、アナロググランド金属配線層１０が形成されてい
る。これら各金属配線層８，９，１０は、専用のパッド
１１Ａ，１１Ｂ、１２Ａ，１２Ｂ、１３Ａ，１３Ｂを保
有していて、セラミック基板１とによりデジタルＬＳＩ
チップ２とアナログＬＳＩチップ３，３との間の電気的
干渉を除去する相互干渉除去フィルタを形成している。
ップを単一のセラミック基板上に混在させることができ
る半導体集積回路装置を提供する。 【構成】単一のセラミック基板１上にデジタルＬＳＩチ
ップ２およびアナログＬＳＩチップ３，３が搭載されて
いるとともに、セラミック基板１上の４辺には信号およ
び電源、グランドを接続する多数のパッド５，…が形成
されている。そして、デジタルＬＳＩチップ２とアナロ
グＬＳＩチップ３，３との間のセラミック基板１にデジ
タルグランド金属配線層８、デジタル電源金属配線層
９、アナロググランド金属配線層１０が形成されてい
る。これら各金属配線層８，９，１０は、専用のパッド
１１Ａ，１１Ｂ、１２Ａ，１２Ｂ、１３Ａ，１３Ｂを保
有していて、セラミック基板１とによりデジタルＬＳＩ
チップ２とアナログＬＳＩチップ３，３との間の電気的
干渉を除去する相互干渉除去フィルタを形成している。
Description
【０００１】
【産業上の利用分野】本発明は、マルチチップモジュー
ル（ＭＣＭ）形システムＬＳＩと称される半導体集積回
路装置に関する。
ル（ＭＣＭ）形システムＬＳＩと称される半導体集積回
路装置に関する。
【０００２】
【従来の技術】最近、たとえばゲートアレイ（ＧＡ）
や、シーオブゲート（ＳＯＧ）にて実現されるデジタル
回路のみならず、アナログ回路をも組込んだ混在ＬＳＩ
の実現に強い関心が寄せられている。しかし、このよう
なデジタル回路とアナログ回路とを単一のシリコン基板
上に同時集積してカスタムＬＳＩを実現しようとした場
合、回路が大形化し、歩留まりが低下するという問題が
ある。
や、シーオブゲート（ＳＯＧ）にて実現されるデジタル
回路のみならず、アナログ回路をも組込んだ混在ＬＳＩ
の実現に強い関心が寄せられている。しかし、このよう
なデジタル回路とアナログ回路とを単一のシリコン基板
上に同時集積してカスタムＬＳＩを実現しようとした場
合、回路が大形化し、歩留まりが低下するという問題が
ある。
【０００３】また、デジタル回路とアナログ回路との間
でノイズなどの電気的干渉が大きな問題となるため、そ
のレイアウト設計に多大な時間と開発費を要し、開発設
計を困難なものとしていた。
でノイズなどの電気的干渉が大きな問題となるため、そ
のレイアウト設計に多大な時間と開発費を要し、開発設
計を困難なものとしていた。
【０００４】
【発明が解決しようとする課題】上述したように、アナ
ログ回路とデジタル回路とが混在したＭＣＭ形のＬＳＩ
を開発するには、相当長い開発期間と多大な開発費を要
し、開発設計を困難なものとしていた。特に、ＭＯＳ系
では、構造上、スイッチング動作時に貫通電流によるグ
ランドバウンズの発生、また、デジタル回路の高速動作
によりパルスの立上がり、立下がり時に発生する高周波
成分によるアナログ回路へのクロストークの発生などが
あり、レイアウトの時間に多大な時間をかけていた。ま
た、大規模ＬＳＩ、特にＲＡＭ系ＬＳＩでは、大型、高
集積化に伴う歩留まりの低下にも大きな問題があった。
ログ回路とデジタル回路とが混在したＭＣＭ形のＬＳＩ
を開発するには、相当長い開発期間と多大な開発費を要
し、開発設計を困難なものとしていた。特に、ＭＯＳ系
では、構造上、スイッチング動作時に貫通電流によるグ
ランドバウンズの発生、また、デジタル回路の高速動作
によりパルスの立上がり、立下がり時に発生する高周波
成分によるアナログ回路へのクロストークの発生などが
あり、レイアウトの時間に多大な時間をかけていた。ま
た、大規模ＬＳＩ、特にＲＡＭ系ＬＳＩでは、大型、高
集積化に伴う歩留まりの低下にも大きな問題があった。
【０００５】そこで、本発明は、デジタルＬＳＩチップ
およびアナログＬＳＩチップを単一のセラミック基板上
に混在させることができる半導体集積回路装置を提供す
ることを目的とする。
およびアナログＬＳＩチップを単一のセラミック基板上
に混在させることができる半導体集積回路装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、単一のセラミック基板上にデジタルＬ
ＳＩチップおよびアナログＬＳＩチップを搭載してなる
ことを特徴とする。
集積回路装置は、単一のセラミック基板上にデジタルＬ
ＳＩチップおよびアナログＬＳＩチップを搭載してなる
ことを特徴とする。
【０００７】第２の発明に係る半導体集積回路装置は、
単一のセラミック基板と、このセラミック基板上に搭載
されたデジタルＬＳＩチップと、前記セラミック基板上
に搭載されたアナログＬＳＩチップと、これらデジタル
ＬＳＩチップとアナログＬＳＩチップとの間の前記セラ
ミック基板に形成された金属配線とを具備し、前記セラ
ミック基板と金属配線とによって前記デジタルＬＳＩチ
ップとアナログＬＳＩチップとの間の電気的干渉を除去
する相互干渉除去フィルタを形成してなることを特徴と
する。
単一のセラミック基板と、このセラミック基板上に搭載
されたデジタルＬＳＩチップと、前記セラミック基板上
に搭載されたアナログＬＳＩチップと、これらデジタル
ＬＳＩチップとアナログＬＳＩチップとの間の前記セラ
ミック基板に形成された金属配線とを具備し、前記セラ
ミック基板と金属配線とによって前記デジタルＬＳＩチ
ップとアナログＬＳＩチップとの間の電気的干渉を除去
する相互干渉除去フィルタを形成してなることを特徴と
する。
【０００８】
【作用】本発明によれば、デジタルＬＳＩチップおよび
アナログＬＳＩチップを単一のセラミック基板上に搭載
することにより、大規模ＬＳＩ、すなわちＭＣＭを構築
しており、そして、このセラミック基板上にパッドを形
成することにより、実装上は単一のＬＳＩチップ扱いと
することができる。
アナログＬＳＩチップを単一のセラミック基板上に搭載
することにより、大規模ＬＳＩ、すなわちＭＣＭを構築
しており、そして、このセラミック基板上にパッドを形
成することにより、実装上は単一のＬＳＩチップ扱いと
することができる。
【０００９】また、既に開発済みのＬＳＩチップを接続
部の変更のみでそのまま利用することも可能であり、大
規模ＬＳＩ、特にＲＡＭ系ＬＳＩでは歩留まり対策に充
分なり得る。
部の変更のみでそのまま利用することも可能であり、大
規模ＬＳＩ、特にＲＡＭ系ＬＳＩでは歩留まり対策に充
分なり得る。
【００１０】さらに、セラミック基板と金属配線とによ
って構成される相互干渉除去フィルタにより、セラミッ
ク基板上のデジタルＬＳＩチップ領域とアナログＬＳＩ
チップ領域とが電気的に分離され、ノイズカットフィル
タの役目を果たしているので、各領域間の電気的干渉を
未然に防ぐことが可能である。
って構成される相互干渉除去フィルタにより、セラミッ
ク基板上のデジタルＬＳＩチップ領域とアナログＬＳＩ
チップ領域とが電気的に分離され、ノイズカットフィル
タの役目を果たしているので、各領域間の電気的干渉を
未然に防ぐことが可能である。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は、第１実施例に係る半導体集積回路
装置の構成を示すものである。図において、単一のセラ
ミック基板１上には、たとえば、既にテストパッドへの
探針により試験確認された１個のデジタルＬＳＩチップ
２が搭載されているとともに、このデジタルＬＳＩチッ
プ２の隣りに位置して、同じく既に試験確認された２個
のアナログＬＳＩチップ３，３が並べて搭載されてい
て、これらＬＳＩチップ２，３の各端子（パッド）は、
ハンダボール４などの接続手段によって後述する金属配
線層７と電気的に接続されている。そして、セラミック
基板１上の４辺には、信号および電源、グランドなどを
接続するための多数のパッド５，…が形成されている。
装置の構成を示すものである。図において、単一のセラ
ミック基板１上には、たとえば、既にテストパッドへの
探針により試験確認された１個のデジタルＬＳＩチップ
２が搭載されているとともに、このデジタルＬＳＩチッ
プ２の隣りに位置して、同じく既に試験確認された２個
のアナログＬＳＩチップ３，３が並べて搭載されてい
て、これらＬＳＩチップ２，３の各端子（パッド）は、
ハンダボール４などの接続手段によって後述する金属配
線層７と電気的に接続されている。そして、セラミック
基板１上の４辺には、信号および電源、グランドなどを
接続するための多数のパッド５，…が形成されている。
【００１３】また、セラミック基板１上には、複数の絶
縁層６，…を介して複数の金属配線層７，…が形成され
ていて、これら金属配線層７，…は、ＬＳＩチップ２，
３，３間の信号配線、パッド５，…への入出力配線、お
よび電源系、グランド系配線などとして使用されてい
る。この場合、特にデジタルグランド金属配線層８、デ
ジタル電源金属配線層９、アナロググランド金属配線層
１０は、デジタルＬＳＩチップ２とアナログＬＳＩチッ
プ３，３との間にその順番で並設されていて、それぞれ
専用のパッド１１Ａ，１１Ｂ、１２Ａ，１２Ｂ、１３
Ａ，１３Ｂを保有している。
縁層６，…を介して複数の金属配線層７，…が形成され
ていて、これら金属配線層７，…は、ＬＳＩチップ２，
３，３間の信号配線、パッド５，…への入出力配線、お
よび電源系、グランド系配線などとして使用されてい
る。この場合、特にデジタルグランド金属配線層８、デ
ジタル電源金属配線層９、アナロググランド金属配線層
１０は、デジタルＬＳＩチップ２とアナログＬＳＩチッ
プ３，３との間にその順番で並設されていて、それぞれ
専用のパッド１１Ａ，１１Ｂ、１２Ａ，１２Ｂ、１３
Ａ，１３Ｂを保有している。
【００１４】すなわち、デジタルグランド金属配線層８
は、デジタルＬＳＩチップ２側に形成されていて、デジ
タルグランドパッド１１Ａ，１１Ｂ間に接続されてい
る。アナロググランド金属配線層１０は、アナログＬＳ
Ｉチップ３，３側に形成されていて、アナロググランド
パッド１３Ａ，１３Ｂ間に接続されている。デジタル電
源金属配線層９は、デジタルグランド金属配線層８とア
ナロググランド金属配線層１０との間に形成されてい
て、デジタル電源パッド１２Ａ，１２Ｂ間に接続されて
いる。なお、デジタルグランド金属配線層８およびアナ
ロググランド金属配線層１０は、それぞれ独立した専用
の金属配線であり、セラミック基板１内で電気的に接続
されていない。
は、デジタルＬＳＩチップ２側に形成されていて、デジ
タルグランドパッド１１Ａ，１１Ｂ間に接続されてい
る。アナロググランド金属配線層１０は、アナログＬＳ
Ｉチップ３，３側に形成されていて、アナロググランド
パッド１３Ａ，１３Ｂ間に接続されている。デジタル電
源金属配線層９は、デジタルグランド金属配線層８とア
ナロググランド金属配線層１０との間に形成されてい
て、デジタル電源パッド１２Ａ，１２Ｂ間に接続されて
いる。なお、デジタルグランド金属配線層８およびアナ
ロググランド金属配線層１０は、それぞれ独立した専用
の金属配線であり、セラミック基板１内で電気的に接続
されていない。
【００１５】そして、このように形成された各金属配線
層８，９，１０は、セラミック基板１とともに相互干渉
除去フィルタを形成している。すなわち、この相互干渉
除去フィルタの等価回路を示すと図２のようになり、図
中、Ｒはデジタル電源金属配線層９が有する抵抗、Ｃ１
は金属配線層８，９間のセラミック基板１が有する容
量、Ｃ２は金属配線層９，１０間のセラミック基板１が
有する容量、Ｅ１はデジタル系の電源、Ｅ２はアナログ
系の電源を示している。このような等価回路で表される
相互干渉除去フィルタにより、デジタルＬＳＩチップ２
とアナログＬＳＩチップ３との間を電気的に分離し、そ
れらの間の電気的干渉を除去するようになっている。
層８，９，１０は、セラミック基板１とともに相互干渉
除去フィルタを形成している。すなわち、この相互干渉
除去フィルタの等価回路を示すと図２のようになり、図
中、Ｒはデジタル電源金属配線層９が有する抵抗、Ｃ１
は金属配線層８，９間のセラミック基板１が有する容
量、Ｃ２は金属配線層９，１０間のセラミック基板１が
有する容量、Ｅ１はデジタル系の電源、Ｅ２はアナログ
系の電源を示している。このような等価回路で表される
相互干渉除去フィルタにより、デジタルＬＳＩチップ２
とアナログＬＳＩチップ３との間を電気的に分離し、そ
れらの間の電気的干渉を除去するようになっている。
【００１６】なお、デジタルグランドパッド１１Ａから
もう一方のデジタルグランドパッド１１Ｂまでの各パッ
ド５，…は、それぞれデジタル専用のパッドであり、ま
た、アナロググランドパッド１３Ａからもう一方のアナ
ロググランドパッド１３Ｂまでの各パッド５，…は、そ
れぞれアナログ専用のパッドである。
もう一方のデジタルグランドパッド１１Ｂまでの各パッ
ド５，…は、それぞれデジタル専用のパッドであり、ま
た、アナロググランドパッド１３Ａからもう一方のアナ
ロググランドパッド１３Ｂまでの各パッド５，…は、そ
れぞれアナログ専用のパッドである。
【００１７】図３は、第２の実施例に係る半導体集積回
路装置の構成を示すものである。この第２の実施例は、
基本的には第１の実施例と同じであるが、搭載されるＬ
ＳＩチップにメモリ（ＲＡＭ）ＬＳＩチップ２ａ、メモ
リ（ＲＯＭ）ＬＳＩチップ２ｂを含んだ場合を示してい
る。
路装置の構成を示すものである。この第２の実施例は、
基本的には第１の実施例と同じであるが、搭載されるＬ
ＳＩチップにメモリ（ＲＡＭ）ＬＳＩチップ２ａ、メモ
リ（ＲＯＭ）ＬＳＩチップ２ｂを含んだ場合を示してい
る。
【００１８】図４は、第３の実施例に係る半導体集積回
路装置の構成を示すものである。この第３の実施例は、
基本的には第１、第２の実施例と同じであるが、搭載さ
れるＬＳＩチップにデジタル／アナログ混在ＬＳＩチッ
プ１４を含んだ場合を示している。
路装置の構成を示すものである。この第３の実施例は、
基本的には第１、第２の実施例と同じであるが、搭載さ
れるＬＳＩチップにデジタル／アナログ混在ＬＳＩチッ
プ１４を含んだ場合を示している。
【００１９】この第３の実施例では、デジタルグランド
パッド１１Ａ，１１Ｂ間に接続されたデジタルグランド
金属配線層８は、混在ＬＳＩチップ１４のデジタルグラ
ンドパッドとハンダボール４を介してセラミック基板１
上で接続されている。また、アナロググランドパッド１
３Ａ，１３Ｂ間に接続されたアナロググランド金属配線
層１０も、同様に混在ＬＳＩチップ１４のアナロググラ
ンドパッドとハンダボール４を介してセラミック基板１
上で接続されている。なお、混在ＬＳＩチップ１４は、
その内部でアナログ回路部とデジタル回路部が分かれて
おり、それぞれの端子（パッド）位置は前記したセラミ
ック基板１上のパッド配置に関する考えと同じとする。
そして、混在ＬＳＩチップ１４は、そのほぼ中央部が相
互干渉除去フィルタを形成する各金属配線層８，９，１
０を覆う状態でセラミック基板１上に搭載されている。
パッド１１Ａ，１１Ｂ間に接続されたデジタルグランド
金属配線層８は、混在ＬＳＩチップ１４のデジタルグラ
ンドパッドとハンダボール４を介してセラミック基板１
上で接続されている。また、アナロググランドパッド１
３Ａ，１３Ｂ間に接続されたアナロググランド金属配線
層１０も、同様に混在ＬＳＩチップ１４のアナロググラ
ンドパッドとハンダボール４を介してセラミック基板１
上で接続されている。なお、混在ＬＳＩチップ１４は、
その内部でアナログ回路部とデジタル回路部が分かれて
おり、それぞれの端子（パッド）位置は前記したセラミ
ック基板１上のパッド配置に関する考えと同じとする。
そして、混在ＬＳＩチップ１４は、そのほぼ中央部が相
互干渉除去フィルタを形成する各金属配線層８，９，１
０を覆う状態でセラミック基板１上に搭載されている。
【００２０】以上説明したように上記実施例によれば、
デジタルＬＳＩチップ、アナログＬＳＩチップ、および
アナログ／デジタル混在ＬＳＩチップなどを単一のセラ
ミック基板上に搭載することにより、大規模ＬＳＩ、す
なわちＭＣＭを構築しており、そして、このセラミック
基板上に通常のＬＳＩと同じようなパッドを形成するこ
とにより、実装上は単一のＬＳＩチップ扱いとすること
ができる。
デジタルＬＳＩチップ、アナログＬＳＩチップ、および
アナログ／デジタル混在ＬＳＩチップなどを単一のセラ
ミック基板上に搭載することにより、大規模ＬＳＩ、す
なわちＭＣＭを構築しており、そして、このセラミック
基板上に通常のＬＳＩと同じようなパッドを形成するこ
とにより、実装上は単一のＬＳＩチップ扱いとすること
ができる。
【００２１】また、既に開発済みのＬＳＩチップを接続
部の変更のみでそのまま利用することも可能である。ま
た、本実施例の如きチップ構成とすることにより、各領
域の部分良品が得られるので、結果的に全体チップの良
品が得られる。これらは、大規模ＬＳＩ、特にＲＡＭ系
ＬＳＩで歩留まり対策に充分なり得る。
部の変更のみでそのまま利用することも可能である。ま
た、本実施例の如きチップ構成とすることにより、各領
域の部分良品が得られるので、結果的に全体チップの良
品が得られる。これらは、大規模ＬＳＩ、特にＲＡＭ系
ＬＳＩで歩留まり対策に充分なり得る。
【００２２】さらに、セラミック基板とデジタルグラン
ド金属配線層、デジタル電源金属配線層、アナロググラ
ンド金属配線層とによって構成される相互干渉除去フィ
ルタにより、セラミック基板上のデジタルＬＳＩチップ
領域とアナログＬＳＩチップ領域とが電気的に分離さ
れ、ノイズカットフィルタの役目を果たしているので、
各領域間の電気的干渉を未然に防ぐことが可能である。
したがって、デジタルＬＳＩチップ、アナログＬＳＩチ
ップ、およびアナログ／デジタル混在ＬＳＩチップを単
一のセラミック基板上に混在させることができる。
ド金属配線層、デジタル電源金属配線層、アナロググラ
ンド金属配線層とによって構成される相互干渉除去フィ
ルタにより、セラミック基板上のデジタルＬＳＩチップ
領域とアナログＬＳＩチップ領域とが電気的に分離さ
れ、ノイズカットフィルタの役目を果たしているので、
各領域間の電気的干渉を未然に防ぐことが可能である。
したがって、デジタルＬＳＩチップ、アナログＬＳＩチ
ップ、およびアナログ／デジタル混在ＬＳＩチップを単
一のセラミック基板上に混在させることができる。
【００２３】なお、デジタルグランド金属配線層８、デ
ジタル電源金属配線層９、アナロググランド金属配線層
１０は、図１に示すように、一番上の絶縁層６にのみ形
成してもよいが、たとえば図５に示すように、複数の絶
縁層６，…をそれぞれ貫通してセラミック基板１の表面
まで達する状態に形成してもよい。なお、図５は、図１
に対する変形例を示している。
ジタル電源金属配線層９、アナロググランド金属配線層
１０は、図１に示すように、一番上の絶縁層６にのみ形
成してもよいが、たとえば図５に示すように、複数の絶
縁層６，…をそれぞれ貫通してセラミック基板１の表面
まで達する状態に形成してもよい。なお、図５は、図１
に対する変形例を示している。
【００２４】
【発明の効果】以上詳述したように本発明によれば、デ
ジタルＬＳＩチップおよびアナログＬＳＩチップを単一
のセラミック基板上に混在させることができる半導体集
積回路装置を提供できる。
ジタルＬＳＩチップおよびアナログＬＳＩチップを単一
のセラミック基板上に混在させることができる半導体集
積回路装置を提供できる。
【図１】本発明の第１実施例に係る半導体集積回路装置
を示すもので、（ａ）は平面図、（ｂ）は縦断側面図。
を示すもので、（ａ）は平面図、（ｂ）は縦断側面図。
【図２】相互干渉除去フィルタの等価回路図。
【図３】本発明の第２の実施例に係る半導体集積回路装
置を示す平面図。
置を示す平面図。
【図４】本発明の第３の実施例に係る半導体集積回路装
置を示す平面図。
置を示す平面図。
【図５】本発明の変形例を示す要部の縦断側面図。
１……セラミック基板、２……デジタルＬＳＩチップ、
２ａ，２ｂ……メモリＬＳＩチップ、３……アナログＬ
ＳＩチップ、４……ハンダボール、５……パッド、６…
…絶縁層、７……金属配線層、８……デジタルグランド
金属配線層、９……デジタル電源金属配線層、１０……
アナロググランド金属配線層、１１Ａ，１１Ｂ……デジ
タルグランドパッド、１２Ａ，１２Ｂ……デジタル電源
パッド、１３Ａ，１３Ｂ……アナロググランドパッド、
１４……アナログ／デジタル混在ＬＳＩチップ。
２ａ，２ｂ……メモリＬＳＩチップ、３……アナログＬ
ＳＩチップ、４……ハンダボール、５……パッド、６…
…絶縁層、７……金属配線層、８……デジタルグランド
金属配線層、９……デジタル電源金属配線層、１０……
アナロググランド金属配線層、１１Ａ，１１Ｂ……デジ
タルグランドパッド、１２Ａ，１２Ｂ……デジタル電源
パッド、１３Ａ，１３Ｂ……アナロググランドパッド、
１４……アナログ／デジタル混在ＬＳＩチップ。
Claims (3)
- 【請求項１】 単一のセラミック基板上にデジタルＬＳ
ＩチップおよびアナログＬＳＩチップを搭載してなるこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 単一のセラミック基板と、 このセラミック基板上に搭載されたデジタルＬＳＩチッ
プと、 前記セラミック基板上に搭載されたアナログＬＳＩチッ
プと、 これらデジタルＬＳＩチップとアナログＬＳＩチップと
の間の前記セラミック基板に形成された金属配線とを具
備し、 前記セラミック基板と金属配線とによって前記デジタル
ＬＳＩチップとアナログＬＳＩチップとの間の電気的干
渉を除去する相互干渉除去フィルタを形成してなること
を特徴とする半導体集積回路装置。 - 【請求項３】 単一のセラミック基板と、 このセラミック基板上に搭載されたデジタルＬＳＩチッ
プと、 前記セラミック基板上に搭載されたアナログＬＳＩチッ
プと、 前記デジタルＬＳＩチップとアナログＬＳＩチップとの
間のデジタルＬＳＩチップ側で、前記セラミック基板に
設けられたデジタルグランドパッド間に形成されたデジ
タルグランド金属配線と、 前記デジタルＬＳＩチップとアナログＬＳＩチップとの
間のアナログＬＳＩチップ側で、前記セラミック基板に
設けられたアナロググランドパッド間に形成されたアナ
ロググランド金属配線と、 前記デジタルグランド金属配線とアナロググランド金属
配線との間で、前記セラミック基板に設けられたデジタ
ル電源パッド間に形成されたデジタル電源金属配線とを
具備し、 前記セラミック基板とデジタルグランド金属配線、アナ
ロググランド金属配線、およびデジタル電源金属配線に
よって前記デジタルＬＳＩチップとアナログＬＳＩチッ
プとの間の電気的干渉を除去する相互干渉除去フィルタ
を形成してなることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24294991A JPH0582717A (ja) | 1991-09-24 | 1991-09-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24294991A JPH0582717A (ja) | 1991-09-24 | 1991-09-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582717A true JPH0582717A (ja) | 1993-04-02 |
Family
ID=17096624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24294991A Pending JPH0582717A (ja) | 1991-09-24 | 1991-09-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582717A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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